基于VHDL的RS232通讯程序,包含完整的源代码,锁脚文件以及下载文件,可直接下载使用...

Flappy bird是一个相当有名的游戏，由越南的开发者 — —MrDong H.Nguyen iOSand Android 平台上。用简单的但是非常太有趣了，它只是吸引了数以百万计世界各地的人们下载和玩了。它具有最佳免费应用程序的应用商店和播放存储由的节拍 1 号2014 年 1 月。在这个游戏中，玩家必须尝试到一只鸟飞，避免管道的控件。核战鸟直通管 player‟s 得分将由一个折痕。试着控制只鸟飞过来，只要你可以，你可以得到分别奖牌与你的分数。这个游戏的 facinasting 的启发，决定尝试到的 we‟re 创造了这个游戏用 vhdl 实现的 DE1 板。We‟ll 有一些不同的想法比较原始医管局东的版本。We‟re 希望我们的努力将使游戏更多的乐趣和更多的挑战也

关于FFT算法的FPGA实现（源码），数字信号处理不可少。-FFT algorithm on the FPGA implementation (source code)

用VerilogHDL写的spi 核的例子(A simple example of SPI core using Verilog HDL)

一种基于LUT的预失真方法。其中的一部分，有参考价值。-one method of DPD based on LUT

合并单元内GPS同步时钟的检测 合并单元内GPS同步时钟的检测-Combined unit GPS clock synchronization detection unit merger GPS synchronized clock detection

开关数据加载到寄存器并显示的设计与实现.3． 设计一个可以把4个开关的内容存储到一个4位寄存器的电路，并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse， 用btn[0]作为输入；8位寄存器模块，用btn[1]作为加载信号；7段显示管上的显示模块x7segbc；分频模块clkdiv，用以产生模块clock_pulse和x7segbc的clk190时钟信号。(Design of switching data is loaded into the register and display the.3. design and implementation of a 4 switch content storage circuit to a 4 bit register, and in the 7 section of the most on the right shows the register in the sixteen decimal digital display tube. We used to go to the jitter module clock_pulse, with btn[0] as the input 8 bit register module, as the loading signal by btn[1] 7 segment display module on the x7segbc pipe frequency module clkdiv, clk190 clock signal for generating module clock_pulse and x7segbc.)

基于Verilog HDL的数字电压表的程序-Verilog HDL-based procedures for the digital voltmeter

有用的VHDL源代码-useful VHDL source code

verilog da0832 cpldfpga control-verilog da0832 cpldfpga control

it is a multiplier used in RIsc architecture based processor.......