登录
首页 » VHDL » 4. If a modified source code is distributed, the original unmodified

4. If a modified source code is distributed, the original unmodified

于 2022-01-21 发布 文件大小:1.74 kB
0 155
下载积分: 2 下载次数: 1

代码说明:

4. If a modified source code is distributed, the original unmodified -- source code must also be included (or a link to the Free IP web -- site). In the modified source code there must be clear -- identification of the modified version.-4. If a modified source code is distributed, the original unmodified-- source code must also be included (or a link to the Free IP web-- site). In the modified source code there must be clear-- identification of the modified version.

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • err
    在一些系统中,经常用到对触发信号延时一段时 间后,再对某些目标信号进行采集,通常这段延时要求 非常精确,还要做到范围可调,一般这种延时的最小时 间单位小于100ns。如果选用普通微控制器,延时系统的操作界面比较容易实现,但是靠软件延时得到结果的准确性较低。考虑到芯片功能、开发环境以及接口方便等问题,最终选用一片常用的AlteraSVCPLD EPM7128SLC3411]作为系统的核心控制部分,来实现 信号延时、输人设定、运行显示的功能。应用Veril- o苦2〕语言,在Altera的Quartus11WebEditio详3〕软件 环境下进行编程仿真,最后烧写芯片进行系统硬件测试 -err
    2022-03-12 04:01:42下载
    积分:1
  • Study_Test
    实现简单的硬件加法器、除法器,实现源码文中注释(Realize simple hardware adder and divider, realize source code)
    2020-06-21 05:20:01下载
    积分:1
  • CORDIC_ATAN
    使用verilog语言完成了基于cordic算法求反正切的计算,精度为8次迭代(Verilog language used to complete based on CORDIC algorithm for arctangent calculation, an accuracy of 8 iterations)
    2008-12-24 11:31:00下载
    积分:1
  • EP2C70F896C6N-pins
    将VHDL程序下载到DE2开发板,引脚分配时需要知道的芯片每个引脚功能(VHDL program will be downloaded to the DE2 development board, you need to know when the pin assignments for each pin of the chip functions)
    2020-12-09 11:09:21下载
    积分:1
  • 用于fpga学习,共同分享学习经验和交流学习心得
    用于fpga学习,共同分享学习经验和交流学习心得-For fpga to learn, to share learning experiences and the exchange of learning
    2022-02-25 22:21:38下载
    积分:1
  • FPGA
    基于FPGA实现移位乘法功能,已经验证,十分好用。-FPGA-based multiplication realize shift function, has been verified, is very easy to use.
    2022-02-07 13:03:46下载
    积分:1
  • verilog写的数字频率计的显示模块,可以
    verilog写的数字频率计的显示模块,可以-written in Verilog Digital Cymometer display module can be
    2022-03-23 18:10:33下载
    积分:1
  • 用Verilog 实现的电子时钟,给初学者一个模版,学习Verilog。
    用Verilog 实现的电子时钟,给初学者一个模版,学习Verilog。-Using Verilog realize an electronic clock, a template for beginners to learn Verilog.
    2022-03-01 20:04:47下载
    积分:1
  • ALU vhdl
    此模块模拟alu(算术逻辑单元)和测试台,以验证其工作是否正确。
    2023-08-23 08:20:04下载
    积分:1
  • Tcd1500c 时序代码
      该代码主要是针对TCD1500c 的时序图,用verilog 语言实现的TCD1500c的时序图,利用modelsim 进行仿真,并且通过测试。
    2022-09-12 11:05:02下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载