用Verilog 实现的电子时钟，给初学者一个模版，学习Verilog。

关于SPWM调制设计VHDL代码 关于SPWM调制设计VHDL代码(SPWM modulation on the design of VHDL code design on the VHDL code modulation SPWM)

这份代码完成的功能是通过蜂鸣器播放《梁祝》这首曲子，当然可以自行更改代码，以播放其它的乐曲，所用的硬件描述语言是VHDL，代码有四部分构成，顶层模块、预分频模块（产生基频）、音乐表格和分频模块（产生所需的各音调）。

数字自动增益控制 AGC （automatic gain control） Verilog(automatic gain control Verilog)

定时器加数码管显示源码，以及test bench测试模块源码，经modelsim仿真结果正确(Timer plus digital display source code, and test bench test module source code, by modelsim simulation results are correct)

这是一个JPEG的编解码的VHDL程序代码-This is a JPEG codec the VHDL code

采用Verilog HDL硬件语言设计,实现基本的公用电话计费功能,设计完整.-Using Verilog HDL language hardware design, the realization of the basic public telephone billing function, design integrity.

This rar files contains the presentation about FPGA and CPLD .

基于FPGA的fsk调制程序，包括载波的生成，nco的设置(FPGA-based fsk modulation procedures, including carrier generation, nco settings)

TR0114 VHDL Language Reference

verilog实现DLX指令集5段流水线(5 stage DLX pipeline implemented in verilog)