半加器

基于quartus 的一些程序 都是verilog 还是比较有用的 -Based on some of the procedures Quartus Verilog are still quite useful

32位乘以32位乘法器，由datapath 和控制中心组成，输出64位结果(32bits by 32 bits multiplier )

verilog实现rtc文档，可用于实现RTC。(verilog realize rtc document can be used to implement the RTC.)

fft在dspbuilder下产生VHDL源码及其测试激励文件的matlab模型,在modelsim下仿真通过-fft in dspbuilder under VHDL source code and test incentives document matl ab model, the simulation under through modelsim

伺服电机 RC 伺服电机是的电机的位置可以从外部控制的一种。他们是小巧、 紧凑而且相当便宜。所以他们大多用在机器人项目。轴的旋转角度是限于 270 度左右。 典型的 RC 伺服有三个连接。 黑色： Gnd 红色： 电源 (5 VDC) 白色： 控制销 （PWM） 请点击左侧文件开始预览 ！预览只提供20%的代码片段，完整代码需下载后查看 加载中 侵权举报

用于ATmega128的一些通讯程序，包含I2C　UART，SPI等接口，用ICCAVR编译(for ATmega128 some communications procedures, including UART I2C, SPI interfaces with ICCAVR compiler)

很好的fft学习程序感兴趣的同学可以看哈，下载一下。(it is very good )

用VIVADO软件编写的，实现以太网芯片88E1510中的mdio控制模块代码，并且含有VIO仿真文件(Written in VIVADO software, the realization of the Ethernet chip 88 e1510 mdio control module of code, and contains the VIO simulation file)

这是为了添加 4 位东西非常有用的携带看前面加法器。进位加法器(CLA) 是加法器在数字逻辑中使用的类型。进位加法器通过减少确定运载位所需的时间量提高速度。它可以用更简单，但通常速度较慢，波纹携带加法器计算旁边的总和位的进位位对比和每一位必须等待，直到已开始计算自己的结果和进行位 （见加法器细节上波纹的串行加法器） 计算前进行。进位加法器计算一个或多个执行总和，从而减少了等待时间来计算结果的较大值位的前位。Kogge 石加法器和布伦特-西贡加法器是加法器的这种类型的例子。

利用FPGA开发软件 进行rs编码的仿真 模拟RS编码的过程步骤(rs code in FPGA)