登录
首页 » VHDL » Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。...

Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。...

于 2022-03-21 发布 文件大小:135.48 kB
0 124
下载积分: 2 下载次数: 1

代码说明:

Variable Reduction Testbench通过对变量进行相关性分析来实现减少变量的目的。-Variable Reduction Testbench is a MATLAB module that allows the application of several methods for variable reduction based on correlation analysis

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • encoding-decoding
    卷积码编码译码程序以及其modelsim仿真波形文件等(Convolutional code encoding and decoding procedures and the Modelsim simulation waveform file)
    2020-12-27 20:59:03下载
    积分:1
  • formal_verification
    现在最流行的RTL设计方法之一,本书为全球流行的设计入门书籍(One of the most popular RTL design methods nowadays, this book is an introductory book for popular design all over the world.)
    2020-06-23 22:00:02下载
    积分:1
  • VHDL电子抢答器的实现。有多个文件,主控件是用图行实现。其余各功能模块用VHDL实现...
    VHDL电子抢答器的实现。有多个文件,主控件是用图行实现。其余各功能模块用VHDL实现-VHDL electronic Responder realized. A number of documents, the main controls are using maps the bank. The remaining modules using VHDL
    2022-03-14 00:36:42下载
    积分:1
  • 79_ALU
    这也是VHDL语言编写的一个小程序,对于VHDL入门很有帮助~~(This is a small program VHDL language, VHDL entry-helpful ~ ~)
    2013-03-29 11:02:43下载
    积分:1
  • 异步FIFO的实现可以全面、可核查的]关键词:…
    异步FIFO的实现,可综合,可验证] keywords:almost_full,full,almost_empty,empty-The realization of asynchronous FIFO can be comprehensive, verifiable] keywords: almost_full, full, almost_empty, empty
    2022-03-14 05:09:12下载
    积分:1
  • Srikanth Vijayaraghavan
    Srikanth Vijayaraghavan - A Practical Guide for SystemVerilog Assertions-Srikanth Vijayaraghavan- A Practical Guide for SystemVerilog Assertions
    2022-05-29 04:08:08下载
    积分:1
  • 8 位加法器
    有一个 8 位全加器 VHDL 代码。我测试该代码在协同,看到了这段代码的工作。
    2022-04-21 11:16:03下载
    积分:1
  • design a module from a trip data flow channeling Lane detected bitstream "1...
    设计一个模块,从一个窜行数据流里检测出码流“11100”,这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch
    2022-07-06 13:42:26下载
    积分:1
  • modelsim的使用如何操作使用和安装如何安装
    ModelSim的使用如何操作和使用以及安装如何安装
    2023-08-09 04:45:02下载
    积分:1
  • Svpwmm
    Verilog HDL 写的SVPWM 算法的实现,使用的是altera 风暴系列的FPGA,占用资源1w+逻辑宏单元(Verilog HDL ,SVPWM)
    2021-05-14 17:30:02下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载