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说明：  VHDL 基础语法篇 —— VHDL VHDL硬件描述语言 1.1 VHDL概述 1.1.1 VHDL的特点 VHDL语言作为一种标准的硬件描述语言，具有结构严谨、描述能力强的特点，由于 VHDL语言来源于C、Fortran等计算机高级语言，在VHDL语言中保留了部分高级语言的原 语句，如if语句、子程序和函数等，便于阅读和应用。具体特点如下： 1. 支持从系统级到门级电路的描述，既支持自底向上（bottom-up）的设计也支持从顶向下 （top-down）的设计，同时也支持结构、行为和数据流三种形式的混合描述。 2. VHDL的设计单元的基本组成部分是实体（entity）和结构体（architecture），实体包含设 计系统单元的输入和输出端口信息，结构体描述设计单元的组成和行为，便于各模块之间数 据传送。利用单元（componet）、块（block）、过程（procure）和函数（function）等语句， 用结构化层次化的描述方法，使复杂电路的设计更加简便。采用包的概念，便于标准设计文 档资料的保存和广泛使用。(VHDL Basic Grammar Paper)

FPGA数字AGC(帮同学做的毕业设计)-FPGA digital AGC (help students to do the graduation project)

基于FPGA的电子密码锁设计与实现，语言是VHDL语言，有注释(FPGA-based design and implementation of electronic locks, language is VHDL language, annotated)

使用VHDL在CPLD上设计UART的一个项目-VHDL design UART

利用VHDL语言设计一个分频器，输入为CLK,输出分别为CLK1、CLK8、CLK256、 CLK1024-The use of VHDL language design a divider, input CLK, the output respectively, CLK1, CLK8, CLK256, CLK1024

CAN驱动器MCP2515驱动，verilog编写，实测可用(CAN driver MCP2515 driver, Verilog written, measured available)

本程序实现两个整数平方和相加并且输出结果-the program two integers and the sum of squared output

关于一个串行数据输入 根据时序将数据分两路输出的程序 -on a serial data input timing will be based on output data using two procedures

前导零的计算 (Calculation of leading zeros)