FPGA realization of DDS with the schematic diagram, structural clarity, the use...

Viterbi译码器的编解码器的设计 用Verilog实现-Viterbi decoder。Verilog

this file describes the steps in building a fifo buffer module in verilog hdl and programming them on an fpga device

这是基于Quartus2 开发环境和verilog hdl语言写的38译码器(This is based development environment and Quartus2 verilog hdl language used to write decoder 38)

沃尔什函数发生器工程文件，Quartus Ⅱ 13.0版本(Walsh Function Generator)

A Dec example written in VHDL.

计算机组成原理的课程设计作业，用vhdl语言写了一个简易的cpu，包括寄存器，存储器等原件，完全用代码写成，没有直接用原件去连接，有助于我们很好的学习vhdl。   这是一个cpu的连接代码，并没有各种原件的代码 ，因为各个原件代码很简单就没上传

AD9910实现脉冲内线性调频信号，仅供参考(AD9910 to achieve linear FM pulse signal, for reference only)

VHDL写时钟，分频模块什么，实现计时。定点报时，定点闹钟，显示年月日。(verilog HDL)

应用背景BCH码是一种流行的用于存储和传输系统中使用的纠错码。它增加了一些冗余检查数据到原始数据帧，冗余数据长度取决于校正能力，和所有计算进行在伽罗华域，适用于FPGA。关键技术编码：线性反馈移位寄存器解码器：1。证算有2×T-1型要求。首先得到奇数阶的。计算时间不一多项式分裂。都有生成多项式和多项式T T特征多项式。接收到的数据分别由T多项式分，上对应于2×T-1电力原始元素综合征，是从1到T。其次，即使顺序综合征的计算奇数的2。误差位置多项式计算误码位置多项式是由无逆的BM算法计算。计算迭代最多2×t-1时刻。定义为综合征的顺序是2×T-1。定义V是错误位置多项式的阶为2×T-1。有一些变量在计算。3.error位置搜索中国搜索的方法来找到错误的位置。每一个元素放在伽罗瓦域为该错误位置多项式，如果其结果等于零，则该元素对应于误差位置。搜索可以进行并行以缩短运行时间。

说明：  PicoRV32 is a CPU core that implements the RISC-V RV32IMC Instruction Set. It can be configured as RV32E, RV32I, RV32IC, RV32IM, or RV32IMC core, and optionally contains a built-in interrupt controller. Tools (gcc, binutils, etc..) can be obtained via the RISC-V Website. The examples bundled with PicoRV32 expect various RV32 toolchains to be installed in /opt/riscv32i[m][c]. See the build instructions below for details.