Clock_Dithering_Verilog this is a Clock u_dither, 大家想要做Verilog去抖动的可以参考....

利用FPGA实现USB芯片CY7C68013与上位机的进行通信的系统，代码采用VHDL语言实现，利用状态机实现FPGA控制USB的数据传输，传输时序采用SLAVE FIFO实现

zedboard原理图详细，PCB板焊接方便，每个接口表明清楚。(Zedboard schematic in detail, PCB board welding is convenient, each interface that clearly.)

路由器是Noc的重要组成部分。本文实现了一个简单的Noc路由器。该路由器的主要单元包括FIFO缓冲区、路由单元、控制单元、交叉开关和仲裁单元。在这种情况下，使用XY路由算法。这里没有使用流量控制机制。仲裁器的输出决定了纵横开关的选择线。这里5到1个mux构成一个纵横制交换机。有5个仲裁单位。存在5个路由逻辑单元。每个端口都有自己的路由单元。路由单元的输出包括本地、北、南、东和西。ie输出是一个5位向量。此输出的第0位表示本地端口，第1位表示北，第2位表示南等。对于本地仲裁器输入，是所有t的第0位

用fpga芯片使用vhdl语言对AD转换芯片ADC0809进行控制(Using the fpga chip use language of VHDL AD transform chip ADC0809 control)

使用vhdl语言编写的100个常用程序的例子-The use of VHDL language 100 examples of commonly used procedures

基于QUATEUS2的设计一个8位频率计verilog语言编程(The design is based QUATEUS2 an 8-bit frequency counter verilog programming language)

vhdl 的testbench编写教程，英文ppt以及源码工程(Write tutorials, as well as English ppt Source of engineering vhdl testbench)

ahb to apb master verification

VHDL开发程序，有程序仿真的截图，方便验证调试结果。并有程序说明(VHDL 驴 陋 垄 鲁 脤臑貌 拢 卢 脫臑 鲁 脤臑貌 脗脮忙渭脛 陆 脴脥 录拢卢路陆卤 茫脩茅脰 陇 渭 梅 脢脭 陆 谩 鹿 没 隆 拢 虏 垄 脫臑 鲁 脤臑貌脣渭脙 梅)

基于fpga的uart串口通信协议，64位数据(Uart communication protocol based on fpga, 64-bit data)