利用VHDL语言编写的一个crc功能模块，可下载到FPGA实现功能

内置自修复分析仪

Ovo sto saljem je tutorijal 7 sa vhdlom

8选1程序，是利用vhdl编写的，自己弄得还能用，上传下(8 Select a program is written using vhdl, allowed herself can use to upload the next)

Verilog代码，支持IO，中断的cpu实现。(Verilog code, support IO, interrupt cpu implementation.)

二进制LDPC解码器：

ADS是安捷伦科技公司的EDA软件这个库的等效电路数据使用ADS2011，后来只。（请参阅ADS2009U1有关图书馆的信息和更早版本）

VHDL fft 源程序，直接运行就可以，很好的一个程序-VHDL fft source code can be run directly, a very good program

说明：  基于fpga状态机的交通灯设计，亮灯时间自己修改，程序简单易懂。(Traffic light design based on FPGA state machine, light time self-modifying, the program is simple and easy to understand.)

基于FPGA的键盘PS第二类编码方式的verilog解码程序。基于FPGA的键盘PS第二类编码方式的verilog解码程序。(FPGA keyboard PS encoding the verilog decoding procedures. FPGA keyboard PS encoding the verilog decoding procedures.)

完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。