It is a fir to implement in a FPGA. It s not desenvolved for me it is a good wor...

quartus II-sopc builder avalon总线LCD控制IPCORE-quartus II-sopc builder avalon Bus LCD controller IP CORE

无线通信调制解调用的verlog和matlab程序，很大很实用。(Wireless modem calls verlog and matlab program, very very practical.)

TD-LTE中（3.1.7）咬尾卷积码编码器verilog代码(Tail-biting convolutional code encoder verilog code)

完成的是RS422信号的计数功能，并产生一定的触发信号-RS422 signals the completion of the count function, and produce a certain trigger signals

FPGA Verilog HDL模拟IIC通讯接口-FPGA Verilog HDL IIC Interface

vhdl 加法器 vhdl 加法器 vhdl 加法器-vhdl　adder vhdl　adder vhdl　adder

计算机中每一条机器指令的执行，都离不开程序计数器的正确执行，本程序实现程序计数器。(Computer implementation of each machine instruction, are inseparable from the correct implementation of the program counter, this program achieve the program counter.)

本设计可直接用作时钟计数器，同时有调时，定时功能。 Led[3:0]显示秒钟的变化情况。 func用作计时，调时，定时功能转换。 Ledarrive用于提示计时时间已到。 change可使秒钟在数码管显示。 plus键在调时计时时使时钟加一。 shift用于调时计时时分计时与时计时的调整转换。

在本次设计中，设计了一款软件，可以实现四个选手抢答问题的模式。包括有计时模块、计分模块、分频模块、消抖模块以及动态显示模块。模块中，有一部分是通过VHDL编程实现，有一部分是通过直接调用软件库中的逻辑器件进行组合，进而设计成一个大模块；最后，把这些所有的模块都进行正确的组合，得到正确的仿真结果，下载到FPGA开发板上，同样可以正确的实现（显示第一个抢答选手的号数以及当前各个选手的积分情况）

说明：  用verilog编写的LVDS接口驱动程序，采用IOSERDES技术实现，经过Spartan6 FPGA调试验证，有完整的工程。(The LVDS interface driver written in verilog is implemented using IOSERDES technology. After Spartan6 FPGA debugging and verification, there is a complete project.)