用Bresenham算法在FPGA上实现小数分频器，verilog编写，计算机图形法...

full adder in vhdl of 4 bits

用于实现fpag-cpu的数据通路源代码。用vhdl编写，包括内存，寄存器组，和alu（简陋的alu，仅包含加法器）三大部分通过手动微指令输入信号，可以往内存写入数据，并加载到寄存器组中，通过alu产生结果，结果保存在一个锁存器中，可以把结果写回寄存器组或者内存。本人在quartus下编写仿真通过。附件中未给出相关工程文件。

TLC5615串行DA的驱动接口,采用verilog编程(TLC5615 driver DA serial interface using verilog programming)

基于fpga的位同步信号提取仿真 使用vhdl语言 quartus(To use vhdl language quartus fpga bit synchronization signal extraction-based simulation)

This is a simple verilog code for stopwatch undre xlinx ISE webpack based for NEXYS3 board.

ALTERA NIOS处理器，用VHDL在QUARTUS下编写，用NIOS SHELL调试通过，实验LCD液晶显示-Altera NIOS processor, using VHDL in QUARTUS prepared with NIOS SHELL debug through experimental LCD

关于FPGA针对LCD资源配置，及相关电路层次关系(LCD FPGA)

该工程描述的是一位全加器，可以用此作为基础，搭建多位全加器(The project description is a full adder can use this as a basis to build a number of full adder)

实现一个循环冗余码,是老师给的例子，别的同学已经验证-a cycle ruduandency code

说明：  IIC 的Verilog实现，工程是在Xilinx的ISE9.1上实现的(IIC of the Verilog implementation project was implemented on Xilinx' s ISE9.1)