数字计时器，使用VHDL语言编写，使用数码管显示，精确到ms

build a music player with nios 2

硬件设计VHDL学习100例(站长推荐)-VHDL hardware design study of 100 cases (chief recommended)

说明：  基于高清视频的3D人脸识别源代码，四万多行，经过FPGA实际验证，最近调试完毕。(The source code of 3D face recognition based on HD video, more than 40,000 lines, has been verified by the actual FPGA, and has been debugged recently.)

this is a simulation fm in simulink mathlab this is one program with pll

自己写得一个关于sine（32X24）的程序-own written on a sine (32X24) procedures

一个简易的频率计，主要用检测在一定范围内的频率，当然频率过大会有误差(A simple frequency meter, mainly used for testing in a range of frequencies, of course, frequency of errors over the General Assembly)

matlab dsp building 工程欢迎下载(matlab dsp building )

应用背景Нарисунке1показанацифроваясистема，котораясостоитизнескольких9разрядныхрегистров，мультиплексора，блокасуммирования-вычитанияиблокуправления（конечныйавтомат）。Данныепоступаютвсистемучерез9разрядныйвходДин。Этиданныемогутбытьзагруженычерезмультиплексорвразличныерегистры：регистрыR0，……，R7Сив。Мультиплексортакжепозволяетпередаватьданныеотодногорегистрадругому。Суммированиеивычитаниевыполняютсятакжеприпомощимультиплексора。Приэтомодноизчиселзагружаетсявдополнительныйрегистрсобой。Послевыполненияарифметическойоперациирезультатпомещаетсяврегистрг。ДанныеизрегистрагзатемпередаютсяводинизрегистровР0，……，С7。关键技术Системаможетвыполнятьразличныеоперациивкаждомтакте，взависимостиоткомандблокауправления。Этотблокопределяет，какиеданныедолжныбытьпомещенынашинуивкакойизрегистровонидолжныбытьзагружены。Например，еслиблокуправленияустановитсигналыr0outиАйн，томультиплексорподключитвыходрегистраR0внашину，иэтиданныебудутзагруженынаследующемфронтесигналачасыврегистрсобой。

Altera DE2 开发板试验2 第1部分VHDL答案(Altera DE2 Lab2 part1 VHDL answer)

说明：  uart implementation and documentation, this describes the basic steps in building your own uart module on verilog and programming them on an fpga device