VHDL的例子很多，没有试验，供大家参考

Verilog 编写的ISP1362的控制器IP核，altera公司DE2系统中的源程序-Verilog prepared ISP1362 controller IP core, altera company source DE2 System

RISC(精简指令集计算机)存储程序状态机的源代码-RISC (reduced instruction set computer) stored procedures source code of the state machine

说明：  用Verilog编写ad_9866的相应程序，在FPGA上实现相应功能(The corresponding program of ad_9866 is written with Verilog, and the corresponding functions are realized on the FPGA.)

实现了一个四层单电梯控制系统。门可以自动开关，也可以手动开关。代码可以集成，不超过驱动的现象。

说明：  介绍如何使用 FPGA 内部的 ROM 以及程序对该 ROM 的数据读操作。(This paper introduces how to use the ROM inside the FPGA and how to read the data of the ROM by the program.)

FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation

8位加法器源代码，vivado实现编写。(8 adder Source, vivado achieve write.)

该实验完成的功能是STM32与FPGA通信(The function of the experiment is STM32 and FPGA communication)

五级流水线CPU实现（带Hazard），还没来得及实现Cache求高人指教(pipeline CPU with Hazard)

排队电路设计，适用于EDA大作业，大学生适合使用，初学者，仅仅是vhdl的语言，可以借鉴(Queuing circuit design, suitable for EDA operation, college students suitable for use, beginners, only the language of VHDL, can learn from)