Electronic organ program design implementation and simulation of vhdl source cod...

带有异步清零、异步置位功能的边沿JK触发器(With asynchronous reset, asynchronous setting function of edge JK flip-flop)

r80515源代码，包含说明文档。FPGA验证通过(r80515 source code, including documentation. Verified by FPGA)

sm4 VERILOG 代码实现及其在无线网络3G中的应用(sm4 VERILOG)

FIR filter basic verilog code for implementation-FIR filter basic verilog code for implementation

使用FPGA完成AGC 自动增益的代码，适合初学者(FPGA to complete the use of AGC automatic gain code, suitable for beginners)

我的项目执行 filtrage 和抽取使用多相分解，在这种情况下，抽取因子被带到 5，所以筛选器由 5 集团过滤器和每个 oprates 在频率采样除以 5

四位乘法器的VHDL源程序-four Multiplier VHDL source

8倍抽取的DDC模块。verilog写的，调试通过(failed to translate)

说明：  有自己制作的下载器原理图，包含了stlinkv2,XDS100V3,USBBLASTER.原理图和封装，一款多功能下载器。(Have their own production downloader schematic diagram, contains stlinkv2, XDS100V3, USBBLASTER. Schematic diagram and encapsulation, a multi-function downloader.)

实现了简单的电子表功能，是24小时，用VHDL所编写的，quartus ii 7.2-To achieve a simple spreadsheet functions, is 24 hours, using VHDL prepared, quartus ii 7.2