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code
说明: 基于蜂鸟E203riscv系统的DMA外设代码(DMA code based on hbird_e203 system)
- 2021-04-14 13:38:55下载
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小波变换去噪vhdl
基于小波变换去噪,采用了vhdl编写,已经在和matlab上对比过,结果准确,而且大量的节约了时间,欢迎下载,可以在quartusii中查看RTL电路,可以在modesim中仿真出结果
- 2022-02-20 11:22:37下载
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ADPCM(1)
adpcm .c程序代码,完整,通过编译仿真(ADPCM c program code, complete compiled simulation)
- 2013-04-17 17:07:54下载
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RS_Encode_Decode
RS(255,223)编解码算法。verilogHDL代码实现,在XILINX的芯片上得到验证。不包含任何IP核,方便移植到任何FPGA芯片。(RS (255223) encoding and decoding algorithm. VerilogHDL code to achieve, in the XILINX chip to be verified. Does not contain any IP core, easy to transplant to any FPGA chip.)
- 2016-01-21 12:07:34下载
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基于FPGA的相位测量原理图,通过对正弦信号过零比较进入FPGA,测量相位差。可用于测量导纳等应用中。...
基于FPGA的相位测量原理图,通过对正弦信号过零比较进入FPGA,测量相位差。可用于测量导纳等应用中。
- 2022-02-28 15:01:07下载
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ALTERA上DE2平台,利用内部50M Hz时钟,在数码管模拟显示时间(时分秒)。
ALTERA上DE2平台,利用内部50M Hz时钟,在数码管模拟显示时间(时分秒)。-ALTERA on DE2 platform, using internal 50M Hz clock, in the digital control simulation show time (hours minutes and seconds).
- 2022-04-17 01:14:39下载
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Viterbi译码器IP核,可以直接编译使用
viterbi译码器的IP核,可以直接编译使用-viterbi decoder IP core, the compiler can directly use
- 2023-01-24 09:35:04下载
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Xilinx CPLD源代码,使用XC9500系列CPLD,驱动液晶
Xilinx CPLD源代码,使用XC9500系列CPLD,驱动液晶-Xilinx CPLD source code, use the XC9500 series CPLD, LCD Driver
- 2023-03-07 15:05:03下载
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logic lock 的vhdl源码,altera平台适用。
logic lock 的vhdl源码,altera平台适用。-logic lock the VHDL source code, altera platform.
- 2023-01-30 09:50:04下载
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verilog based Real Time clock with manual input implement on fpga
它是一个基于verilog的数字时钟,显示时-分-秒,它可以手动输入,并为时、分和秒分配3个开关第二,它数字时钟频率是实时设置的。我自己用逻辑开发的。。。
- 2022-01-26 02:23:56下载
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