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dgnszsz
多功能数字钟，在quartusII软件平台上实现的verilog源代码。大家试试看。(Multifunctional digital clock in quartusII software platform to achieve the verilog source code. We try.)
- 2013-09-20 10:20:31下载
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一个具有同步置，异步清零的D触发器Verilog作业
设计一个具有同步置1，异步清零的D触发器。
设计一个类似74LS160的计数器(Design an D trigger with synchronous reset 1 and asynchronous reset.
Design a counter like 74LS160.)
- 2020-06-27 00:40:01下载
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这是个vhdl编写的16bit的加减法器
这是个vhdl编写的16bit的加减法器-This is vhdl prepared by the modified instruments used in the 16bit
- 2022-02-15 07:17:54下载
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中科院VHDL学习资料，很好的东西，希望对大家有用
中科院VHDL学习资料，很好的东西，希望对大家有用-Chinese Academy of Sciences VHDL learning materials, a very good thing, everyone would like to be useful
- 2022-09-02 02:55:03下载
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clock_FPGA_verilog
简易电子钟的设计（verilog HDL）(Simple design of the electronic clock (verilog HDL))
- 2012-11-03 10:35:49下载
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shift_reg
Shift reg in vhdl, a first example to start
- 2011-03-27 10:35:25下载
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8. For the key to enter a password lock, assuming that reset after the seven lam...
8对于输入密码锁的键，假设重置后七个灯显示" 0"，并且使用sw1、sw2、sw3 3，只需按任意sw1、sw2、sw3，将使七个灯显示值相加" 1
- 2022-07-16 11:58:58下载
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fenpin
这是一个二进制的最简单分频器，是一个简短的fpga代码，用verilog书写(This is the most simple of a binary frequency divider, the fpga is a short code, written in verilog)
- 2013-11-17 15:01:30下载
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异步FIFO的设计 包括testbench 已调试成功
异步FIFO的设计 包括testbench 已调试成功-Asynchronous FIFO design includes testbench debug success has been
- 2023-04-13 19:40:03下载
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VHDL的重要PPT资料,对初学者非常有益处
VHDL的重要PPT资料,对初学者非常有益处-VHDL important PPT information is very useful for beginners
- 2023-05-02 18:55:09下载
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