RS译码的Euclid算法及其FPGA实现，并通过仿真器的出结果，对于设计ＲＳ译码很有帮助...

用verilog写的简单的CPU，有详细注释(Use verilog to write a simple CPU, with detailed notes)

可以实现对任意波形分任意频，分频加减通过按键实现。-Can be achieved for any arbitrary waveform at frequency, frequency addition and subtraction through the keys to achieve.

偶数分频，包括验证程序，verilog实现，可综合-Even-numbered sub-frequency, including the verification process, verilog realize, can be integrated

PCI总线仲裁参考设计，Quicklogic提供的verilog代码-PCI bus arbitration reference design, pioneered the Verilog code

说明：  quartusII 9.1，位同步提取电路，可以实现位同步时钟提取，其中包括分频器，和由D触发器以及与门组成的鉴相器模块。(Quartus II 9.1, bit synchronous extraction circuit, can realize bit synchronous clock extraction, including frequency divider, phase discriminator module composed of D trigger and and gate.)

VIVADO dma以及vdma 使用文档 基于ZYNQ 7020(vivado DMA&VDMA example text of zynq)

硬件描述语言Verilog-Verilog hardware description language

ASK,FSK,PSK,DPSK调制解调的详细仿真代码(ASK, FSK, PSK, DPSK modulation and demodulation detailed simulation code)

应用背景在本文中，我们提出了一种新的FPGAAES的S盒的利用高性能的实现减少素数的残留。这个该设计在Xilinx Virtex-5实现xc5vlx50 FPGA器件。目的是使用一种新的基于查找表的条目集渣盒素数。减少残留素S盒数量增加了更多的混乱，AES的整个过程算法，使其更复杂，并提供进一步抵抗攻击。我们的实现达到了3.09 Gbps的吞吐量，共采用了1745片一个Virtex-5 FPGA。关键技术AES的应用减少了素数剩余的设计基于S盒是用VHDL语言实现一个Xilinx Virtex-5 xc5vlx50（包：ffg676，速度等级：3）使用FPGA设计工具ISE 9.2i。表4FPGA实现结果表明AES减少残留的素数的S盒。它介绍了Xilinx公司的FPGA器件选择的目标，加密吞吐量实现，定时报告和整体设备利用率。

排队电路设计，适用于EDA大作业，大学生适合使用，初学者，仅仅是vhdl的语言，可以借鉴(Queuing circuit design, suitable for EDA operation, college students suitable for use, beginners, only the language of VHDL, can learn from)