基于VHDL开发的自动售货机系统，可实现自动售货过程中的基本功能，具有一定的代表性。...

华为经典设计全套入门技巧，面试经验，设计技巧(Huawei Classic Design Complete Introduction Skills, Interview Experience, Design Skills)

ofdm_cp_insertion add/remove CP

quartus 的220model 与 altera mf的库 用于fpga的modelsim仿真过程中添加到工程里面(the libary of 220 model and altera mf when we simulate the fpga project by modelsim)

DDR3 控制器，axi4_full 模式， burst长度为16，应用于xilinx平台。(DDR3 interface controller， axi4_full working mode with burst length 16, can operate on the xilinx platform.)

用VERILOG编写的数字电子钟，用数码管进行显示时间-VERILOG prepared with digital electronic clock with a nixie tube display time

Nexys-4-DDR-XADC 开发板demo(Nexys-4-DDR-XADC e.v. Board demo)

本次设计中需要用到16个点来完成显示功能，可以选用一个16位的向量来存储个点状态，再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算，比较复杂。因此我们选择用4个4位向量STAN（0 TO 3），每个向量代表一行点阵，这样做不仅使控制简单，而且在扫描显示的时候很方便，代码也很简洁。设计包括2个大的元件，一个是RUSSIA，其功能是存储状态，分频，完成左右下移动以及计分等功能；另一个是RUSSIA_SCAN，主要完成点阵扫描和数码管译码。具体设计是这样的：4个向量STA0,STA1,STA2,STA3记录游戏状态，点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4，如果四列中有一列都为1，表示游戏结束了，置FLAG为1，程序进入NULL；当最后一行及STA3=”1111”时，置ROW4=1，当ROW4=1时，表示要消行，加分，并且将上一行的值赋到下一行。游戏继续，如按下左键或右键，程序更根据下一状态决定是否左移或右移。若无键按下，则根据情况当前点是否需要自动下移。（设计用板子上的左边第一个按键为左移动键，第二个键为reset键，右边第一个键为右移动键）

目前最新的OVL库，里面是标准的ASSERTION模块，支持VHDL刚Verilog，最近在做AXI协议验证的时候用到，分享下(The latest OVL(open verification library),including all standard module of assertions(VHDL and Verilog). It can be used into AXI Protocl Verification. Just share with you guys.)

说明：  基于FPGA的芯片信号发生器，利用Verilog语言实现信号发生器的各个模块单元， 实现的要求：正弦波、三角波、方波等；(Based on FPGA chip signal generator, using Verilog language to realize each module unit of the signal generator, Requirements: sine wave, triangle wave, square wave, etc;)

用verilog编写的1024点的fft快速傅立叶变换-Verilog prepared using 1024 point fft Fast Fourier Transform