Spartan 3E

Verilog 实验代码。。。经典的，里面都是完整的项目文件。 ISE环境。(Verilog test code. . . Classic, which is a complete project file. ISE environment.)

说明：  misp，五级流水源码，实现一个建议的cpu(Misp, five-stage flow source code, implementation of a recommended CPU)

本次设计中需要用到16个点来完成显示功能，可以选用一个16位的向量来存储个点状态，再用两个整型数分别控制当前点的坐标。但是这样控制会涉及到乘法运算，比较复杂。因此我们选择用4个4位向量STAN（0 TO 3），每个向量代表一行点阵，这样做不仅使控制简单，而且在扫描显示的时候很方便，代码也很简洁。设计包括2个大的元件，一个是RUSSIA，其功能是存储状态，分频，完成左右下移动以及计分等功能；另一个是RUSSIA_SCAN，主要完成点阵扫描和数码管译码。具体设计是这样的：4个向量STA0,STA1,STA2,STA3记录游戏状态，点的坐标由COL 和ROW来控制。设置两个指针FLAG和ROW4，如果四列中有一列都为1，表示游戏结束了，置FLAG为1，程序进入NULL；当最后一行及STA3=”1111”时，置ROW4=1，当ROW4=1时，表示要消行，加分，并且将上一行的值赋到下一行。游戏继续，如按下左键或右键，程序更根据下一状态决定是否左移或右移。若无键按下，则根据情况当前点是否需要自动下移。（设计用板子上的左边第一个按键为左移动键，第二个键为reset键，右边第一个键为右移动键）

说明：  本书从电子技术和通信系统的角度讲解gps接收机的设计开发原理，其内容集中在用户终端，即接收机的设计原理和软件实现上。全书分为两大部分，第一部分为理论篇，第二部分为实现篇。理论篇首先对导航的基本目的进行了阐述，并由一个浅显的二维导航系统对导航信号的特点进行了推导，随后阐述了gps信号格式，同时对于直接影响接收机性能的射频前端部分做了理论分析；实现篇主要对本书实现的软件gps接收机的系统实现和源代码进行了讲解，同时作为总结，将信号处理的结果和有意义的中间变量以图示的方式给出，可以使读者有一个感性的认识，同时提升学习兴趣。. 本书适合从事卫星导航接收机研发的技术人员和卫星通信接收机研究的研究人员，尤其是从事北斗系统研发的专业人员、cdma通信系统研发人员，以及通信电子类专业的高年级本科生和研究生阅读，既可作为教学培训的教材，也可作为相关专业工程技术人员的参考资料。(This book explains the design and development principle of the GPS receiver from the perspective of electronic technology and communication system. Its content focuses on the design principle and software implementation of the user terminal, that is, the receiver. The whole book is divided into two parts. The first part is the theoretical part and the second part is the realization part. Firstly, the basic purpose of navigation is expounded, and the characteristics of navigation signal are deduced by a simple two-dimensional navigation system. Then, the format of GPS signal is expounded. At the same time, the front-end part of radio frequency which directly affects the performance of the receiver is theoretically analyzed.)

这是一个基于FPGA实现的GPS的程序，保证可以用-This is an FPGA-based GPS program to ensure that you can use ... ...

10G高速以太网mac VERILOG源码 可仿真可实现(10G high speed Ethernet MAC verilog code can be used for synthesis or inplementation)

设计一个模块，从一个窜行数据流里检测出码流“11100”，这个模块包括reset,clk,datain及输出端pmatch-design a module from a trip data flow channeling Lane detected bitstream "11100", this module includes reset, clk, datain and output pmatch

使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供 初学者参考-prepared by the use of VHDL-frequency procedures can make even the random frequency, the procedures are simple and easy to understand. reference for beginners

VHDL硬件描述语言作业-VHDL hardware description language operations

2. You may use this core in any way, be it academic, commercial, or -- military. Modified or not.-2. You may use this core in any way, be it academic, commercial, or-- military. Modified or not.