使用VHDL编写的分频程序,能进行任意次的偶数分频,程序简单易懂,供 初学者参考...

基于CPLD的实现控制8x8点阵动态显示心型图案的程序，使用VHDL语言，通过调节分频系数可以实现点阵的变换速度，通过改变不同的状态可以让点阵显示不同的图案。

本项目接收高清 sdi 广播的视频，并将其转换为 HDMI 接口的显示器上显示。 这个项目只需要 20 位的视频数据和从它和使用标志首先 YCbCr 视频数据转换为 RGB 数据，然后编码到 HDMI 提取时间标志。 本模块需要 74.25 MHz 的时钟。

使用verilog HDL写的sdram(SDR)的控制器源代码，具有很好的可移植性，试验的例子已经通过QuartusII 9.0编译通过，可以运行在cycloneII上(Controller source code using verilog HDL written in the sdram (SDR), has good portability, test examples via the QuartusII 9.0 compiler, you can run in cycloneII)

ISE 9.2 serials working

此程序用通过PFGA用VHDL语言实现了傅立叶变换，希望对大家有用

这个程序是基于等精度测频原理的频率计，用VHDL语言实现，频率测量测量范围1~9999；用4位带小数点数码管显示其频率，并且具有超量程、欠量程提示功能。-This procedure is based on the principle of frequency measurement accuracy, such as the frequency meter, using VHDL language, frequency measurement range 1 ~ 9999 with four decimal places with the frequency of the digital display and has a super-range, less range prompts.

veriloghdl语言熟练的一个很好的cpu代码

说明：  Viterbi译码,IS-95中的1/2码率的卷积码(Viterbi decoding, IS-95 of 1/2 the rate Convolutional Codes)

Vhdl实现计算exp功能 在apex20k上经过验证-Vhdl achieve in terms exp function on proven apex20k

A program for a simple decoder using ModelSim6