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Quartus flv configuration and commissioning of the

于 2023-08-05 发布 文件大小:2.48 MB
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QUARTUS 的配置及调试 flv的 -Quartus flv configuration and commissioning of the

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  • ofdm_cp_insertion
    ofdm_cp_insertion add/remove CP
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    存储示波器,功能齐全通过验证,毕业设计用-Storage oscilloscope, a full-featured validated, graduation design
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  • FIR滤波器高达128倍
    FIR filter up to 128x
    2022-03-18 11:25:20下载
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  • cpu-maxplus
    MaxplusII编写的简易cpu,可实现简单加减法等操作(MaxplusII summary prepared by the cpu can realize simple addition and subtraction, etc)
    2007-06-08 17:55:10下载
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    这是一个HDB3编码器,可以将普通的二进制序列转化为符合HDB3编码规则的双极性序列-This is a HDB3 encoder, can be transformed into an ordinary binary sequences in order to comply with the rules of HDB3 bipolar coding sequence
    2022-12-15 13:45:03下载
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  • buffer
    用verilog实现的buffer,经过了fpga平台验证。(Implement buffer with verilog.)
    2020-10-28 12:19:58下载
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  • jiaotongdeng
    交通灯通过数码管显示,几种模式可调,还可以时间可设,适合初学者入门参考学习。(LED traffic lights can be set to several modes adjustable time beginners reference ~ ~ ~)
    2013-08-25 10:02:34下载
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  • 16bit-Mulitiplier-Verilog-procedure
    这是一个16位乘法器Verilog程序,包括有符号位和无符号位乘法器(This is a 16-bit multiplier Verilog program, including the sign bit and no sign bit multiplier)
    2012-12-25 11:33:48下载
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  • chuankou
    说明:  本实验为UART回环实例,实验程序分为顶层unrt_top、发送模块uart_tx、接收模块 uart_rx,以及时钟产生模块clk_div。uart_rx将收到的包解析出8位的数据,再传送给 uart_tx发出,形成回环。参考时钟频率为100MHz,波特率设定为9600bps。(This experiment is an example of UART loop. The experimental program is divided into top-level unrt_top, sending module uart_tx, receiving module uart_rx, and clock generation module clk_div. Uart_rx parses the received packet into 8 bits of data and sends it to uart_tx to send out, forming a loop. The reference clock frequency is 100 MHz and the baud rate is set to 9600 bps. stay)
    2020-06-24 01:40:02下载
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