This procedure for the Verilog control ADC all procedures can be applied to test

60进制减法 相比较 代码效率高 可以进行级联-60 compared to 229 subtraction efficient code can be concatenated

VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题-VHDL development of the counter. Source code is not complicated, should be able to understand. The most important Note : Timing is the issue

vhdl应用汇编所写的关于电梯的详细程序-Applications written in VHDL compilation of detailed procedures on the elevator

使用Verilog语言编程，在Quartus ii 上实现的误码检测装置，并通过单片机将误码结果显示在LCD上。本代码具有一定的工程实践价值。(Using the Verilog language programming, implemented on the Quartus ii error detection device, and the result of errors by the microcontroller on the LCD display. The code has some value engineering practice.)

十一和通过vivado实现多周期cpu，各种作业再里面包含了(Realizing multi period CPU)

《精彩51单片机教程》适合初学者，很难得(" Discover the 51 SCM Guide" for beginners, very rare)

ldpc码的FPGA编译与仿真实现，欢迎分享，分享快乐。(LDPC code compilation and simulation。)

比较适合初学学者，而且比较基础。描述的不全面，先看看吧-it‘s best book for beginner！

应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ；信号处理，一个 ；有限脉冲响应（FIR） ；过滤器是一种过滤器 ； ；脉冲响应的 ； ；（或响应任何有限长度的输入）是有限 ； ；时间，因为它解决了在有限的时间内为零。这是在对比 ；无限脉冲响应（IIR）滤波器 ；，其中可能有内部反馈和可能继续无限期地回应（通常衰减）。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ；

本例是关于卷积码的一个简单算法，用verilog HDL语言编写，整个文档包括了产生卷积的整个工程。-In this case is a convolutional code on a simple algorithm, using verilog HDL language, the entire document, including the method of deconvolution of the whole project.