VHDL开发的计数器。源程序不复杂，应该都能看懂。最重要的注意：是时序问题

用FPGA实现dct变换。verilog语言实现，在quartus9.0中验证，含整个工程(dct transform verilog language in quartus9.0 verify, with the entire project)

说明：  FPGA数码管显示秒表实验 三种方法实现： 方法一： 对秒计数，得到（秒显示）0~9， 对（秒显示）计数，得到（分秒显示）0~5， 对（分秒显示）计数，得到（分钟显示）0~5， 注意进位时机 方法二： 对秒计数，得到（秒显示）0~9 对秒计数，得到（分秒显示）0~5 对秒计数，得到（分钟显示）0~5 方法三： 只对秒计数，分别取模 %60得到分钟显示 ************************ 余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...） 再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA Three ways to achieve)

Lift Controller in vhdl using process statement and state disgram

spwm dcac逆变 fpga与单片机一起作用(sdad)

一个用VHDL设计的DDS信号发生器，包括两个pics的仿真结果。

这是最后一个，处理器内部ROM，如有需要，大家就顶-this is the last one, the processors internal ROM, if necessary, on the top you

Verilog HDL语言编写的5分频电路。采用两路时钟相逻辑作用产生。-Verilog HDL prepared by the five-frequency circuits. Clock using two phase logic role.

MATLAB辅助设计数字滤波器源代码，QUATUS II 实现！(MATLAB-aided design of digital filter source code, QUATUS II implementation!)

电机控制中PWM波产生的程序，VHDL语言实现-Motor Control PWM wave generated by the procedure, VHDL language

Verilog code for RS-(255,239) encoder.