实验课的作业，包括半加器、全加器、加/减法器，使用逻辑图和VHDl描述，包括分析和报告。...

---------------------------------------------------------------------------------- -- Company:       VISENGI S.L. (www.visengi.com) - URJC FRAV Group (www.frav.es) -- Engineer:      Victor Lopez Lorenzo (victor.lopez (at) visengi (dot) com) -- -- Create Date:    12:39:50 06-Oct-2008 -- Pr

verilog RTL code for simple TCAM

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Verilog HDL编写的串并转换。采用iout类型口。包含源文件和测试文件。用Modsim编译。-Verilog HDL Series and the preparation of the conversion. I used iout types. Includes source and test papers. Modsim compiler used.

这是一个用vhdl编的多功能电子秒表，可以记录几个人的时间，并且可以在跑秒的时候查看记录。。〔原创〕-This is a series with VHDL multifunctional electronic stopwatch, can be recorded by several people, and that they could run in the second examined the records. . [Original]

此演示展示了如何利用两个 PmodRF1 无线无线电收发器进行数据通信。 该项目分为两个组成部分，一个基站和远程站。每个站是 由 Cerebot 纳米微控制器板，接收从温度数据控制 PmodTMP 温度计。 从监控站的温度数据通过无线方式传输到基站使用 两个 PmodRF1s。一旦基站接收到的远程温度数据，它显示两个 PmodCLS 显示屏上的基地和远程温度。远程站然后再睡 30 秒钟，以节省电池电量。30 秒后远程站花和传输另一种 温度读数和进程重复。

原理图输入法制作的32位加法器。。。。。。。。(adder32)

program for half subtractor.

自己写的布斯4算法的华莱士树无符号数乘法器，3-2压缩，亲测可用(Wallace wrote the number 4 Booth algorithm unsigned multiplier, 3-2 compression, pro-test available)

8051core-Verilog FPGA