vhdl code for decoder and detemines the basic mechanism of gates of decoder

关于Digilent Atlys Spartan-6 FPGA development board　audio ac97的讲解及具体应用的源码(Digilent Atlys Spartan-6 FPGA development board audio of ac97' s presentation as well as the specific application' s source code)

标准SDR SDRAM控制器参考设计，Lattice提供的verilog源代码-standard SDR SDRAM controller reference design, the Lattice Verilog source code

fpga verilog实现 S29GL256S 系列 并行 nor flash 的读写擦除操作功能。 verilog源代码。(Verilog S29GL256S to achieve FPGA series parallel flash nor read and write erase operation function. Verilog source code)

使用vhdl语言设计一位全加器，在仪器上下载并实现LED灯的闪亮(A full adder design)

基于fpga的矩阵求逆运算，适用xilinx v6板卡(Inverse operation based on fpga matrix)

FPGA学习的非常好的资料，希望广大朋友都可以学习学习啊(FPGA to learn very good information, I hope our friends can learn ah)

quartus 17.1 安装包，我现在用的就是(Quartus 17.1 installation kit, what I am using now is)

这个项目修改后的展位华莱士算法给出了所需的方法来实现一种高速度和高性能并行计算的复数模拟乘法器。设计的结构使用基数 4 修改 Booth 算法和华莱士树。这两种技术来加速增殖过程，作为他们的能力，以减少局部产品代到 11/2 和压缩部分产品期限按比例为 3 ∶ 2。尽管如此，携带保存加法器 （CSA） 是用来增强系统的加法过程的速度。设计了系统有效地使用 VHDL 代码为 8 x 8 位签署数字和成功的模拟. Booth 型乘法器可以减少迭代步长，以执行乘法比较常规步骤操作次数。Booth 算法 "扫描" 乘法器操作数，并跳转到链的这种算法可以减少产生相对于常规的乘法算法，每个位的乘数乘以与被乘数和部分产品对齐和加在一起的结果所需的加法次数。更有趣的是加法次数是数据依赖

verilog实现的“并行输入、并行输出移位寄存器”-verilog to achieve a " parallel input, parallel output shift register"

OFDM系统中的相位跟踪模块（Phase_Tracking）的FPGA实现-Phase_Tracking in OFDM sysytems