这是一个用vhdl编的多功能电子秒表，可以记录几个人的时间，并且可以在跑秒的时候查看记录。。〔原创〕...

vhdl code for alu and detemines the basic components of alu unit in cpu system

时钟分频代码，PWM产生 RTL 源代码。(clock divider，PWM generator RTL Source Code)

VERILOG HDL pid算法 带仿真验证(pid by verilog HDL)

说明：  常系数有限域乘法器，verilog DHL源码(Constant coefficient finite field multiplier, verilog DHL source)

RS码的FPGA实现，verilog语言形式，好参考资料(FPGA realization of RS code, verilog language form, a good reference)

Reed-solomon decoder, encoder design note

基于FPGA的fsk调制程序，包括载波的生成，nco的设置(FPGA-based fsk modulation procedures, including carrier generation, nco settings)

说明：  FPGA数码管显示秒表实验 三种方法实现： 方法一： 对秒计数，得到（秒显示）0~9， 对（秒显示）计数，得到（分秒显示）0~5， 对（分秒显示）计数，得到（分钟显示）0~5， 注意进位时机 方法二： 对秒计数，得到（秒显示）0~9 对秒计数，得到（分秒显示）0~5 对秒计数，得到（分钟显示）0~5 方法三： 只对秒计数，分别取模 %60得到分钟显示 ************************ 余数%10得到分秒显示 （据说）取模运算占资源！！！！（也能接受？好像...） 再剩下的余数为秒显示 ************************(Experiment of Digital Tube Display Stopwatch Based on FPGA Three ways to achieve)

一个用Verilog编写的编帧、解帧及码速匹配的程序，相当经典-Verilog prepared with a series of frames, frames and solutions yards speed matching procedures, rather classic!

这是使用systemgenerator的一个入门程序和范例使用matlab和system generator共同实现，并配有教学文档，清晰简单，易懂(This is an entry using systemgenerator procedures and examples using matlab and the system generator together to achieve, and with a teaching document, clear and simple and easy to understand)