组合电路与时序电路的 VHDL 代码

3-8译码器实验，用三个拨码开关控制8个LED中某一个点亮

一个7段的显示器，及按一定顺序循环得到的结果，可重复使用(A 7-segment display, and by a certain sequence and cycle the results obtained can be reused)

K9HCG08U1D K9PDG08U5D K9LBG08U0D K9MDG08U5D 三星 4G 8G 16G nand资料-K9HCG08U1D K9PDG08U5D K9LBG08U0D K9MDG08U5D Samsung 4G 8G 16G nand datasheet

xilinx公司的virtex-5开发板原理图 需要的可以下载看一下 希望对你有帮助(xilinx company virtex-5 development board schematics can download look you want to help)

利用vhdl 语言实现对ms5611的控制，读取温度值和压力值

fir filter 程序 老师上课留的作业，在这里跟大家分享一下，希望能有所帮助(fir filter procedures teacher in the class to stay the operation here to share with you, hope can be helped)

完成黑白全屏半屏棋盘格、红绿全屏半屏竖条栅、蓝绿全屏半屏横条栅六种图形格式之间的循环转换，用FPGA实现VGA显示。 设计方案的顶层文件需有几个模块构成：锁相环模块，分频定时模块，时序控制模块和显示模块。每个模块首先用VHDL语言 完成实现并仿真，再生成模块放在顶层的block文件中。锁相环模块作用是把硬件实验板的50MHz转换为适用于VGA800*600 的40MHz时钟；定时模块定时5秒，每5秒转换一种图形显示方式；时序控制模块用于扫描及消隐，使能够正常显示；显示模块 用于显示。各模块正确连线、定义引脚和仿真后，可以下载到FPGA中，连接显示器来显示，六种图形方案每5秒转换，循环。

基于Verilog的图像采集、处理和存储程序，初学者参考，高手绕道。(Verilog-based image acquisition, processing and storage procedures, beginners reference, master bypass.)

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