the booth algorithm to implement the 32bit 's multiplication.

俩个比较好的计数器的vhdl代码：一个是n位通用计数器，一个是的用到的语法比较全面。是比较好的学习资料-Both a relatively good counter VHDL code: one is the generic n-bit counter, one is the syntax used in the more comprehensive. Is a better learning materials

自适应滤波器算法LMS ，的FPGA实现，采用VERILOG实现。(LMS, an adaptive filter algorithm, is implemented on FPGA and VERILOG.)

mdio配置BCM5461，实现PHY初始化及通信相关寄存器的配置(mdio configure PHY)

8级cordic 算法verilog (8 cordic algorithm verilog)

Xilinx vivado 权威教程，清华大学出版社出版，何宾编著。(Xilinx vivado authoritative course, published by Tsinghua University Press, edited by He Bin.)

循环冗余校验码(试验报告)-Cyclic Redundancy Check (pilot reports)

描述Bayer图像无损压缩的一种先进算法及其如何在FPGA上实现(Description Bayer Image is an advanced lossless compression algorithms in the FPGA to achieve and how)

原理图和程序，都已经调试好了！可以直接使用！

工作机制如下： 1、 系统上电,配置信息由片外加载到片上配置存储器中; 2、 执行某算法前，将此算法所有的配置包写入到配置包存储器中（配置包存储器包含在配置解析单元中）; 3、 配置解析单元解析配置索引,从配置存储器中选择相应的配置对可重构阵列及功能模块进行配置； 4、 阵列从外部中读取数据进行计算，计算结果写出到密文寄存器中； 5、 可重构阵列与功能模块计算的中间结果数据只与通用寄存器堆进行交互； 6、 阵列计算的中间结果通过通用寄存器堆缓存；

数字滤波器包含IIR数字滤波器和FIR数字滤波器。本设计的工作主要是Labview软件部分，包括信号生成模块、滤波模块、显示模块的设计(IIR digital filter comprises a digital filter and FIR digital filters. The design work is mainly Labview software parts, including signal generation module, filter module, display module design)