Traffice LED Controller base on FSM

在Quartus环境下编写，使用Cyclong系列芯片，配置七通道高精度AD5791，该例子为AD5791的FPGA配置使能代码,包括模拟数据输入模块，复位模块，命令接收是能配置模块。(AD5781，Digital signal convert to Analog signal)

High-Speed Data Serialization and Deserialization(840 Mb/s LVDS) for xilinx fpga

HDLC的一些相关文档，可能对HDLC设计有很大的帮助！-HDLC some relevant documents, HDLC design may be very helpful!

基于FPGA的快速傅立叶变换实现，适合fpga工程技术人员参考设计-FPGA-based Fast Fourier Transform for fpga reference design engineers

Verilog 经典实例，完整源码与大家分享-Verilog classic example of a complete source to share with you

这也是VHDL语言编写的一个小程序，对于VHDL入门很有帮助~~(This is a small program VHDL language, VHDL entry-helpful ~ ~)

用于实现sin，cos三角函数计数的VHDL程序代码-towards sin, cos trigonometry count VHDL code

应用背景在本文中，我们提出了一种高效的设计方法在可重构硬件设备中实现GCM结合认证加密AES。由于四AES内核和四binaryfield复制我们能演示如何打破该100Gbps的速度必将在FPGA。为了减少的在Ghash操作关键路径，四级流水线已被插入在广发（2128）乘法。这个最后的GCM的架构依赖于一个4×4建筑实现了在Xilinx Virtex-5器件119gbps。关键技术即将推出的IEEE以太网标准的重点将提供的数据传输带宽的100Gbit /美国目前，最快的加密原始批准的美国国家标准与技术研究所，结合数据加密和身份认证，是伽罗瓦/计数器模式（GCM）操作。如果可行性，提高速度的GCM到100Gbit/s的ASIC技术已经表明，在GCM FPGA实现安全100G以太网网络系统出现了一些重要的结构问题。在本文中，我们报告一个高效的FPGA架构该模式结合AES分组密码。与四流水线并行AES-GCM芯我们可以要达到新的以太网标准要求的速度。此外，时间关键二进制字段乘法的认证过程依赖于四个流水线2 Karatsuba—人乘子。

ep9351芯片的一个读取寄存器的测试程序，因为他的读取方式跟别的i2c设备不同，所以重新封装了一些i2c读写的接口。(one read ep9351 chip registers testing procedures, because he read i2c device with another different way, so repackaging some i2c interface to read and write.)

AD7606采集代码，用于verilog 驱动 AD7606 adc SPI 串口方式(AD7606 acquisition code, used for Verilog drive AD7606 ADC SPI serial mode)