CPLD总线Verilog HDL代码，PLD

full adder设计代码，verilog 语言描述，通过modelsim 仿真，quartus综合-full adder design code, verilog language to describe, through the ModelSim simulation, quartus integrated

描述 Sramoc ( K , M ) 表示用数字0、1、2…、K-1组成的自然数中能被M整除的最小数。给定 K、M，求Sramoc ( K,M )。例如 K=2，M=7的时候，Sramoc( 2 , 7 ) = 1001。 输入 第一行为两个整数K、M满足2

verilog源码，可实现两位的加法器，在xillinx foundation 3.1下验证通过-verilog source, the two can achieve Adder, In xillinx foundation 3.1 certification through

基于 hdl语言的re232通信实验的设计，程序简单明了，一学就会(rs232 communication)

一款非常实用的8051IPcore,本人现在做soc的控制部分就是它。(A very useful 8051IPcore, I now control part of the soc is doing it.)

说明：  wallance树实现8*8无符号数的相乘(Multiplication of 8 * 8 unsigned numbers by Wallace tree)

FPGA实现BPSK调制，带Modelsim仿真，实际系统测试通过，载波信号，调制波信号频率可调(FPGA implementation BPSK modulation with Modelsim simulation, the actual system test, the carrier signal, modulated wave signal frequency adjustable)

一个使用VHDL设计的具有强大功能的32位CPU，这个文件包含了在Xilinx公司的ml505 FPGA上的位码文件和配置文件，可以直接下载使用！-A VHDL design with the use of powerful 32-bit CPU, this file contains the Xilinx company on the ml505 FPGA code and configuration files, you can direct download!

RS232接收程序 无奇偶校验位 并行输出8位数据与data_ready数据准备好信号(RS232 receive procedures without parity 8-bit parallel output data and data ready signal data_ready)

vga，显示彩条，及其简单易懂，适合初学(vga, display color bars, and its easy-to-understand, suitable for beginners)