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用verilog实现了一个数字秒表的设计

于 2022-08-03 发布 文件大小:730.00 B
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用verilog实现了一个数字秒表的设计-verilog achieved using a digital stopwatch Design

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  • 8位CPU的VHDL设计代码没有测试
    8 bit cpu vhdl design code not tested
    2022-03-21 20:07:37下载
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    该代码实现了对SD 卡的读写操作,是一个较好的范例。(The code achieves access reading SD CARD based on DE-2,It is a good example。)
    2012-08-14 00:29:47下载
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  • DE2_115_pin_assignments
    de2-115引脚的配置,quartusII的设置(de2-115 configuration pins, quartusII settings)
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  • fpga1
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  • HW2+李东方+2019211409
    说明:  基于数据通路和控制器的高校简单PPM设计(PPM design based on datapath and controller)
    2020-11-25 02:19:32下载
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  • E VHDL数字电路设计
    VHDL数字电路设计的电子书,很好的学习材料-VHDL digital circuit design of e-books, very good learning materials
    2023-01-18 23:30:04下载
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