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UART
说明: 串口通信vivado实现,带有仿真文件,可实现数据收发(the uart program based on vivado)
- 2020-07-02 16:15:57下载
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vb3draw
这是一个讲究的的 介绍VB在犀牛软件里的 很好的东西 你会满意的 相信我(you will be glad)
- 2013-11-28 14:32:37下载
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VHDL achieve a frequency measurement of dollars, development environment for any...
一个vhdl实现的测频计,开发环境为任何支持vhdl语言的厂商提供的开发环境
-VHDL achieve a frequency measurement of dollars, development environment for any VHDL language support for manufacturers of the development environment
- 2022-01-28 17:39:53下载
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一个4×4矩阵键盘接口程序的Verilog设计(FPGA)
一个4*4矩阵键盘的VERILOG接口程序设计(FPGA)-A 4* 4 matrix keyboard interface program Verilog Design (FPGA)
- 2022-07-24 14:37:13下载
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imports
displayport 参考设计,可以对比自己工程做验证,另有参考设计XAPP1178未找到,采用方案为DP159 + Artix7 FPGA(xilinx displayport sink design)
- 2021-01-11 16:58:50下载
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my_digital_clock
数字钟,数字电子技术课程设计常用内容,基于basys3平台(Digital clock, digital electronic technology curriculum design commonly used, based on the basys3 platform)
- 2015-06-25 19:59:57下载
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《Verilog HDL 程序设计教程》6
《Verilog HDL 程序设计教程》6-"Verilog HDL Design Guide" 6
- 2022-02-21 13:38:55下载
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fifo_ref_timing
first in first out 的说明文档以及时序图
对学习FIFO很有帮助(first in first out the documentation and the timing diagram helpful in learning FIFO)
- 2010-07-21 21:43:36下载
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CLOCK1027
设计了一个电子时钟,功能包括定点报时,设置闹钟,校时等(Designed an electronic clock, features include fixed-point timekeeping, setting alarms, school hours, etc.)
- 2018-07-01 18:11:41下载
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本程序为24小时计时器,稳定无误差。简单好用,是Verilog HDL语言初学者的指引。...
本程序为24小时计时器,稳定无误差。简单好用,是Verilog HDL语言初学者的指引。-This procedure for 24-hour timer, stable error-free. Easy-to-use, is the Verilog HDL language beginners guide.
- 2022-07-20 09:46:32下载
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