FPGA实现数字跑表

VHDL语言，设计一个在DE2平台的8个七段数码管上循环显示HELL0的程序，采用按键控制循环的速度，慢速循环时间间隔为1S，快速循环时间间隔为200ms。(VHDL language, design a platform in the DE2 8 segment digital tube display HELL0 program cycle, the speed control loop using keys, slow cycle time interval for the 1S, fast cycle time interval is 200ms.)

PS2键盘LCD显示控制器的vhdl代码，很难得(PS2LCDController vhdl code)

基于FPGA的键盘PS第二类编码方式的verilog解码程序。基于FPGA的键盘PS第二类编码方式的verilog解码程序。(FPGA keyboard PS encoding the verilog decoding procedures. FPGA keyboard PS encoding the verilog decoding procedures.)

在MATLAB下自编实现快速傅里叶分析，(Fast fft own procedures, faster than the system call fft slowe)

VERILOG HDL 实际工控项目源码 开发工具 altera quartus2-verilog HDL actual industrial projects source development tools altera quartus2

JOP的内核缓存源码，不易找到，大家一定要顶啊-JOP kernel source code cache, not easy to find, we must kits

verilog code for 8 bit alu

vhdl学习基本编写程序，关于温度的读取和显示，vhdl学习基本编写程序，关于温度的读取和显示，vhdl学习基本编写程序，关于温度的读取和显示

A program for a simple encoder using ModelSim6

有限状态机是指输出取决于过去输入部分和当前输入部分是时序逻辑电路。在有限状态机中，状态寄存器的下一个状态不仅与输入信号有关，而且还与该寄存器的当前输入有关，因此有限状态机又可以认为是组合逻辑和寄存器逻辑的一中组合。下面代码是哈工大计算机学院CPU设计中关于有限状态机部分的代码。