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扰码器Verilog
实现扰码的功能,主要为64位在pcs子层传输的扰码器设计(To achieve the functions of scrambling code)
- 2020-10-17 17:27:27下载
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存储器控制FPGA程序,包括ram,fifo,sdram,flash等。
存储器控制FPGA程序,包括ram,fifo,sdram,flash等。-FPGA memory control processes, including ram, fifo, sdram, flash and so on.
- 2022-09-25 03:50:02下载
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直接序列扩频通信系统VHDL仿真
直接序列扩频通信系统:
包含:
信源、扰码、交织、直扩、BPSK调制、解调、相关、解交织、解扰 请点击左侧文件开始预览 !预览只提供20%的代码片段,完整代码需下载后查看 加载中 侵权举报
- 2022-03-23 18:07:56下载
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量化核心的FPGA实现
应用背景转换后的8´8块现在由64个DCT系数。第一个系数F(0,0)是直流分量和其他63个系数交流元件。直流分量F(0,0)是基本和64像素输入8´8像素块乘以缩放因子(1 / 4)C(0)C(0)= 1 / 8如图3为(美国,五)。和公司;及;及;及;及;及;及;及;及;压缩过程中的量化的变换系数。每一个64个DCT系数进行均匀量化。64量化步长对64个DCT系数量化参数形成一个8´8量化矩阵。每个在量化矩阵中的元素是1和255之间的整数。每个DCT系数F(u,v)除以相应的量化步长参数q(u,v)在量化矩阵,并将其为最近的整数:关键技术量化过程在JPEG图像压缩的关键作用。它是消除在原始图像中出现的高频率的过程。我们这样做,是因为这样的事实,眼睛是更敏感的低空间频率比更高的频率。这是通过除以值在高具有较大值的向量(更高频率的振幅)的索引比的值除以较低的频率的幅度。的在量化表中更大的值是由这个引入的更大的错误有损过程,视觉质量越小。和公司;及;与;与;与;与;与;与;与;与;与;事实是,在大多数图像中的颜色变化缓慢从一个像素到另一个。所以,大多数图像将有少量的高细节,少量的高空间频率,并拥有大量的图像信息中包含的低空间频率。
- 2022-12-21 07:30:04下载
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VHDL_count 从 0 到 9 4 7 段 LED 显示 4 脉冲使 (đếm 慈 0 đến 9 hiển 施耐 4 带领 7 đoạn với 4 xung 启用)
VHDL_count 从 0 到 9 4 7 段 LED 显示 4 脉冲使 (đếm 慈 0 đến 9 hiển 施耐 4 带领 7 đoạn với 4 xung 启用)
- 2022-05-29 10:17:32下载
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High-speed-digital-correlator
16位高速数字相关器的VERIOLOG程序,已经编译通过了,可以使用(16-bit high-speed digital correlator VERIOLOG program has been compiled by, you can use)
- 2020-10-09 11:37:34下载
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A " percentage of seconds, seconds, minutes," digital stopwatch timer c...
一个具有“百分秒,秒,分”计时功能的数字跑表,可以实现一个小时以内的精确至百分之一秒的计时。
数字跑表的显示读者可以通过编写数码管显示程序来实现,本训练只给出数字跑表的实现过程。
读者还可以通过增加小时的计时功能,实现完整的跑表功能。-A " percentage of seconds, seconds, minutes," digital stopwatch timer can be achieved within an hour of precision to the hundredth of a second time. Digital stopwatch readers can display the digital display through the preparation of procedures to achieve, given the training is only the realization of the process of digital stopwatch. Readers can also function to increase hours of time to achieve full stopwatch function.
- 2022-05-05 18:35:57下载
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基于DDS的移相信号发生器的设计
4、各个功能的主要源程序
1、移相模块:
= 1 * GB2 * MERGEFORMAT ⑴、相位累加器:
architecture one of add32 is
begin
s
- 2023-02-10 04:25:04下载
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nnpid
通过神经网络实现的PID算法,整个工程文件,调试通过。(By PID algorithm neural networks, the entire project files, debugging through.)
- 2020-11-20 21:39:37下载
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PWM
通过一个计数器来实现输出信号的占空比要求,可以将duty_cycle分配到拨码开关上,LED分配到发光二极管上,然后调节拨码开关,即可看到LED的亮度发生变化.(The duty cycle of the output signal can be assigned to the dial switch by a counter, and the LED can be assigned to the light emitting diode. Then the brightness of the LED can be seen by adjusting the dial switch.)
- 2020-06-16 13:20:02下载
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