xilinx CTC IPcore(encoder 和 decoder）的标准测试，未经信道加噪

全数字OQPSK解调算法的研究及FPGA实现 论文介绍了OQPSK全数字接收解调原理和基于 软件无线电设计思想的全数字接收机的基本结构，详细阐述了当今OQPSK数字 解调中载波频率同步、载波相位同步、时钟同步和数据帧同步的一些常用算法， 并选择了相应算法构建了三种系统级的实现方案。通过MATLAB对解调方案的 仿真和性能分析，确定了FPGA中的系统实现方案。在此基础上，本文采用Verilog HDL硬件描述语言在Altera公司的QuartusⅡ开发平台上设计了同步解调系统中 的各个模块，还对各模块和整个系统在ModelSim中进行了时序仿真验证，并对 设计中出现的问题进行了修正。最后，经过FPGA调试工具嵌入式逻辑分析仪 SignalTapⅡ的硬件实际测试，(The Research and FPGA Implement of All Digital OQPSK Demodulation Algorithms )

这是一个计算机组成原理综合性实验：设计8位cpu。该cpu是8bit的代码，包含有4个寄存器，一个存储器，还有alu以及控制器。一共可以实现16条指令。(This is a computer composition principle of comprehensive experiment: Design 8 cpu. The cpu is 8bit code contains four registers, a memory, as well as alu and controllers. A total of 16 instructions can be achieved.)

本程序实现数字钟系统，有整点报时功能，可显示切换年月日，定时功能(Digital clock system of this program, with the whole point timekeeping function, can display the date, the timing function)

basys3的数字钟，可以显示00.00-59.59(Digital clock of basys3,It can display 00.00-59.59)

8255参考设计VHDL源代码-The sound code of 8255 reference design based on VHDL

纠错和单故障检测代码使用正交拉丁方是用VHDL语言写的。

基于FPGA实现的一种新型数字锁相环-FPGA-based realization of a new type of digital phase-locked loop

说明：  基于旋转编码器和LED灯组的强度调节系统设计(Design of Intensity Regulation System Based on Rotary Encoder and LED Lamp Set)

fpga平台实现srio通信，以及srio端口寄存器设计。(FPGA platform to achieve sRIO communication, as well as sRIO port register design.)

DDR（双速率）SDRAM控制器参考设计，xilinx提供-DDR (double data rate) SDRAM controller reference design for Xilinx