登录
首页 » VHDL » 提高流水线乘法器的FPGA Karatsuba AES-GCM吞吐量

提高流水线乘法器的FPGA Karatsuba AES-GCM吞吐量

于 2022-04-10 发布 文件大小:191.59 kB
0 209
下载积分: 2 下载次数: 1

代码说明:

应用背景在本文中,我们提出了流水线的吞吐量的AES-GCMkaratsuab人基于有限域乘法器。与我们提出的四级子二次有限域乘法器,Ghash功能不在GCM任何瓶颈硬件系统,无论三的AES实现哪一个提高吞吐量的AES-GCM流水线Karatsuba乘法器203(基于BlockRAM SubBytes,复合场SubBytes或基于LUT的SubBytes)。这个提出的AES-GCM芯达到31gbps和39gbps Virtex4吞吐量和Virtex5,分别。实验结果表明,一个单一的现代FPGA芯片能提供超过了认证的AES-GCM 30Gbps的吞吐量,具有高性能计算领域可编程器件的优点系统。关键技术在AES-GCM的两种主要成分(高级加密标准伽罗瓦计数器模式)是一个AES引擎和一个有限域乘法器GF(2128)在通用散列函数(GHash)。因为固有的计算反馈,系统性能通常由有限的基于FPGA实现的已知域乘法器的日期。在本文中,我们目前的吞吐量优化的AES-GCM 4级流水线基于FPGA的Karatsuba-Ofman算法的有限域乘法器。关键流水线乘法器的延时然后匹配的AES实现无论BLOCKRAM SubBytes,流水线复合场SubBytes或基于LUT的字节。AES-GCM吞吐量超过30Gbps上一个单一的Xilinx Virtex芯片。实验结果表明,我们实现迄今为止最有效的AES-GCM FPGA实现。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

发表评论

0 个回复

  • mac_layer_switch_latest.tar
    source code for Ethernet logic
    2017-04-05 08:04:27下载
    积分:1
  • 分数时延FIR
    说明:  分数时延FIR滤波器FPGA设计的相关资料及软件无线电实验平台MFSS6842使用说明(Fractional delay FIR filter FPGA design related information and software radio experimental platform MFSS6842 instructions)
    2019-11-18 22:45:35下载
    积分:1
  • or1200.tar
    OpenRISC 1200 cpu with integrated patches to support ORPSOC and FuseSOC builders
    2014-12-20 04:40:23下载
    积分:1
  • multiply
    由verilog编写的乘法器,通过两个文件的调用实现。由于子模块的调用使得程序简化了许多。(Prepared by the Verilog multiplier, through the realization of the two documents call. As the sub-modules to simplify the procedure call makes a lot.)
    2008-12-30 20:51:33下载
    积分:1
  • verilog
    lap of altera . it s basic about verilog
    2010-06-25 20:30:32下载
    积分:1
  • 实现在屏幕上显示绿色和红色相间的水平条纹
    实现在屏幕上显示绿色和红色相间的水平条纹。其中,vga_640x480模块将产生行同步信号hsyn和场同步信号 vsync; vga_stripes模块将产生red、green和blue三个输出。(The horizontal stripes of green and red are displayed on the screen. Among them, vga_640x480 module will produce line synchronization signal Hsyn and field synchronization signal vsync; vga_stripes module will produce red, green and blue three outputs.)
    2020-06-24 02:00:02下载
    积分:1
  • regheap
    该模块实现一个寄存器堆的操作,其中前16个仅主机能写,规给为32-bit×32。后16个仅Micorblaze能写。读取没有限制。如果双方同时对同一地址进行读写操作,读回的数将是全1。(This module implement a register file of the operation, of which the first host 16 is only able to write rules to the 32-bit × 32. Micorblaze only 16 after the write. There is no limit to read. If the two sides at the same time to read and write operations to the same address, read back would have been a full one.)
    2009-12-10 15:39:59下载
    积分:1
  • Verilog-example-by-xiayuwen
    这本书是夏宇文老师在几年前编写的,非常是和初学者,里面有哦对verilog 的详细讲解(a book write by xiyuwen ,This book provides a detailed explanation of verilog )
    2012-01-03 19:02:58下载
    积分:1
  • Xilinx FPGA RAM块可通过JTAG
    Xilinx FPGA block RAM reconfig via JTAG
    2022-01-25 19:09:13下载
    积分:1
  • vhdl 基于cpld的8*8点阵显示显示心型
    基于CPLD的实现控制8x8点阵动态显示心型图案的程序,使用VHDL语言,通过调节分频系数可以实现点阵的变换速度,通过改变不同的状态可以让点阵显示不同的图案。
    2023-07-21 07:55:03下载
    积分:1
  • 696516资源总数
  • 106914会员总数
  • 0今日下载