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基于超大规模集成电路内建自测试SOC

于 2022-03-16 发布 文件大小:199.80 kB
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代码说明:

AMBA设计和AHP桥梁SoC解决方案和测试策略。它是利用Xilinx和SIM模式和综合结果表明握手的两个通信协议 之间更好的预测。的设计示出了在有效的面积和速度方面。

下载说明:请别用迅雷下载,失败请重下,重下不扣分!

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  • Manchester-code-of-VHDL-program
    利用FPGA实现硬件的VHLD语言的Manchester code。(Hardware implementation using FPGA VHLD language Manchester code.)
    2013-07-14 22:08:25下载
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  • imply logic
    说明:  由忆阻器机制设计蕴含逻辑,内含testbench仿真文件(Design implied logic by memristor mechanism, including testbench simulation file)
    2019-04-24 15:42:24下载
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  • 基于FPGA的uart控制器,波特率可选,VHDL编程,Quartusii 6.0 平台,vhdl语言编程...
    基于FPGA的uart控制器,波特率可选,VHDL编程,Quartusii 6.0 平台,vhdl语言编程-FPGA-based UART controller, an optional baud rate, VHDL programming, Quartusii 6.0 platform, vhdl language programming
    2022-12-05 20:10:10下载
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  • SV-Combinational-Logic
    system Verilog combinational logic
    2017-01-24 18:50:29下载
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  • SDRAM控制器设计代码
    SDRAM控制器设计代码,我们写的SDRAM控制器是肯定包括初始化、读操作、写操作及自动刷新这些操作的,既然这样,我们就可以给每一个操作写上一个模块独立开来,这样也便于我们每个模块的调试,显然这种思路是正确的。那怎么让我们的各个模块工作起来呢,虽然都是独立的模块,但很显然这几个模块之间又是相互关联的。就拿上面刚才说的那个情况来讲,如果SDRAM需要刷新了,而SDRAM却正在执行写操作,那我们刷新模块与写模块之间怎么进行控制呢?这个问题解决了,读模块与刷新模块之间的这个问题也可以很轻松的解决。
    2022-03-21 02:39:52下载
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  • FIFO
    Simulation and Synthesis Techniques for Asynchronous FIFO Design
    2013-08-27 16:07:08下载
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  • 32位-33M 从模式(target)PCI接口参考设计_lattice
    说明:  32位/33M 从模式(target)PCI接口参考设计,Lattice提供。由于PCI时序较复杂,此设计仅能供参考(32/route from the model (target) PCI reference design, Lattice provided. Because PCI timing more complicated, and the design for reference only)
    2005-10-24 19:35:04下载
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  • 2010_5
    PI控制器的算法及源码,迅速掌握FPGA的VHDL算法实现!(Algorithm and source code of PI controller, quickly grasp the implementation of VHDL algorithm in FPGA!)
    2014-07-04 15:25:59下载
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  • performance with rayleigh
    说明:  matlab bpsk with rayleigh performance expirement
    2020-06-24 21:40:01下载
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  • all clock
    说明:  数字钟通过verilog实现,并且支持Modelsim仿真(The digital clock is implemented by Verilog and supports Modelsim simulation)
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