线阵CCD时序驱动

74ls165电路源代码verilog,已经验证。(74ls165 verilog)

FPGA开发必备工具书，适合初学者。语法、范例讲的都很详细，是一部不错的工具书。(Verilog hardware description language Fourth Edition)

基于verilog的DDS设计,内附代码,仿真环境等说明(the DDS design based on verilog)

应用背景可逆逻辑是一种新兴技术，具有广阔的应用前景，在量子计算。该项目将处理16位可逆算术逻辑单元（ALU）的设计与15  ；操作是提出了利用双佩雷斯门，Fredkin门，toffolli门，DKG闸门与非门。提出了一种新的ALU利用可逆逻辑大门的VLSI结构。ALU是最重要 ；组件的CPU，可以是一个可编程的可逆计算设备，如量子计算机的一部分。& nbsp；第一单位可逆的ALU和第二单位ALU是设计然后16个单位ALU的 ；级联在一起以开展ALU执行LSB操作输入进位ALU执行下一 ；LSB运行。设计和实施在Xilinx 14.4 Verilog验证关键技术众所周知，穆尔的法律将停止功能，更快的东西，因此，有戏剧性的，因此，在微电子领域在不久的将来发生。更快和更复杂的数字系统的建设，电力 ；CMOS电路的功耗已经成为一个备受关注的问题。兰道尔证明，功率损耗是一个完整功能的不可逆电路信息损失 ；不论技术的电路是实现。& nbsp；同时，贝内特显示，为了保持电路耗散功率，它已经由 ；可逆盖茨。可逆电路（大门），有相同数量的输入和输出，有一对一的 ；输入和输出向量的映射关系。因此，输入状态的向量，可以总是唯一的重建，从输出状态的向量。因为没有可逆的概念，真正的低功耗电路不能建立逻辑，各种技术和电路的可逆逻辑最近正在研究。算术逻辑单元（ALU）本质上是一个CPU的心。这允许计算机添加，减去，和执行基本的逻辑运算，例如，或等，因为每一台计算机需要能够做到这些简单功能，它们总是包含在一个处理器中。ALU是组合逻辑电路，可以有一个或多个输入只有一个输出。ALU的输出取决于输入施加在那一瞬间，作为时间的函数，和不在过去的条件。其基本形式是一个简单的ALU的操作数输入，选择输入结果所需的操作和一个输出。ALU的复杂性可能会有所不同从处理器。在一个二进制算术和逻辑运算的可逆三ALU是基础设计。在目前的工作 ；15操作16位ALU设计。

vhdl code for internet interface

数字时钟6位数码管显示。主要器件为74ls48和74ls160 /74ls161。功能：1.显示时、分、秒。2. 可以24小时制或12小时制。3. 具有校时功能(Digital clock six digital tube display. Main components of 74ls48 and 74ls160/74ls161. Features: 1. Shows hours, minutes, seconds. (2) a 24-hour or 12-hour clock. 3 a school function)

基于FPGA的抢答器程序，VHDL 语言描述。(FPGA)

relative cpu design implementation

数字示波器实验，利用AD、DA和VGA三个外设来实现简易示波器，DA外设发送正弦波给AD外设，AD外设解析成数字信号将数据送给VGA外设进行显示。在VGA上可以看到DA外设发送的波形、波形频率和波形峰峰值。(In the experiment of digital oscilloscope, AD, DA and VGA are used to realize simple oscilloscope. DA peripheral transmits sine wave to AD peripheral. AD peripheral resolves into digital signal and sends data to VGA peripheral for display. The waveform, waveform frequency and peak value of DA peripheral can be seen on VGA.)

说明：  adfvff f fdfs f dvdsz dz vdzsvd hdfdgvaz