SDRAM控制器代码

基于VHDL语言的串口发送和接收程序,自己调试通过，并已经运用在工程中(Based on the serial port to send and receive procedures VHDL language, its own debugging, and has been used in the project)

// 4 entry deep fast fifo module fifo4(clk, rst, clr,  din, we, dout, re, full, empty); parameter dw = 8; input clk, rst; input clr; input   [dw:1] din; input we; output  [dw:1] dout; input re; output full, empty; //////////////////////////////////////////////////////////////////// // // Local Wires // reg     [dw:1] mem[0:3]; reg     [1:0]   wp; reg     [1:0]   rp; wire    [1:0]   wp_p1; wire    [1:0]   wp_p2; wire    [1:0]   rp_p1; wire full, empty; reg gb; ///////////////////////////////////

Xilinx FPGA 时序约束资料，原厂出品，经典不需要理由(Xilinx FPGA timing constraint information, original, classic no reason)

实现AHB转SRAM接口实现，支持猝发，零等待延迟(Implementation of AHB to SRAM Interface)

OFDM系统新型RS编解码的verilogHDL设计，经测试误码率性能提高(OFDM system verilogHDL new RS codec design, improved bit error rate performance tested)

原创：cos函数和sin函数的VHDL实现，很实用(cos of the VHDL implementation)

verilog lcd2864 适合初学者(verilog lcd2864 )

友晶 altera DE2开发板中文用户手册，对DE2开发板的完整介绍。(DE2 development board Chinese user manual, a complete description of the DE2 board.)

LDPC编译码，最新一代纠错码技术，自带校验矩阵，数据程序内带测试数据

这段代码在 verilog 的用于计算 2 的浮点数，需要计算的保险带的 all32 位，它可以用。