HDL的例子源代码2 / 5

Fully parametrizable combinatorial parallel LFSR/CRC module. Implements an unrolled LFSR next state computation. Includes full MyHDL testbench.

VERILOG实现无分频时钟，包括测试文件，经过验证可用(VERILOG is no difference between the frequency of the clock implementation, including test papers, can be used after authentication)

ADI JESD204接口的ADC与Xilinx FPGA接口IP，包含Verilog和VHDL源代码，AXI总线接口，ADC串行控制接口(ADI IP for interfacing JESD204 ADC to Xilinx FPGA, include Verilog/VHDL source code, AXI interface and serial config interface )

说明：  用CASE实现4选1数据选择器 很实用 运用VERILOG(Using CASE to achieve 4 election 1 Data Selector practical use Verilog)

(7,4)循环码的verilog编码程序，（7，4）循环码的verilog译码程序((7,4) cyclic code Verilog coding procedures, (7,4) cyclic code the verilog decoding procedure)

设计的结构是纹波进位加法器，但执行的操作是加法和减法，两种操作都是32位的，具体取决于控制信号。如果控制信号为“1”，则选择减法，然后选择“0”，然后选择加法

< 跨度 style="font-size:12.0pt;line-height:150%;font-family：""> 通过大量数字交换数据生成新的信息安全需求。用户期望的健壮的解决方案将确保法，还保证多媒体文件的真实性。此项目的图像水印算法 usingLeast 有效位 （LSB） 算法被用于信息/徽标中嵌入图像。设计过程进行 theXilinx ISE 设计套件 12.4 和硬件描述语言使用 isVHDL。模拟设计和波形在 Isim(M.81d) 模拟器中得到验证。一旦完成了设计过程，设计但在 Spartan3 FPGA 板。带水印的图像是在 goodvisual 的质量并具有好的 PSNR 值。同时可见并推行 invisiblewatermarking 计划。建议 schemehas 的有效性已表现出与实验结果的援助。Watermarkingis 更可靠、 更经济比软件编码的硬件实现。在空间域中最常见的简单 watermarkingtechnique 是通过操纵最不重要位 （lsb） 整体像素为单位）。要嵌入的水印放置在碱基图像的 LSB。空间域是不太复杂，没有变换使用，但 isn"trobust 数字式图像中的攻击，信息可以直接插入 imageinformation 的每一点或更繁忙地区的图像可以计算这样以中不那么明显的图像部分的 hidesuch 消息

QPSK调制的载波频偏估计，是一个可以调用的函数。接收端进行了一系列的处理。经典的Kay法(QPSK-carrier frequence offset estimation_ kay )

cache，实现了部分简单指令，仿真模拟确认可行(Single-cycle CPU, to achieve some simple instruction, simulation confirm feasible)