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Hexadecimal to 7 segments

于 2022-03-07 发布 文件大小:12.61 kB
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Hexadecimal to 7 segments

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  • med01-165
    median filter details
    2011-01-30 18:29:06下载
    积分:1
  • //led.v /*
    //led.v /*------------------------------------- LED显示模块:led(CLK,AF,ADDR,DATA) 功能: 显示 注意事项: 8位LED 参数: CLK:扫妙时钟输入,推荐1kHz AF:数码管输出,a~h ADDR:数码管选择位数出,0~2 DATA:显示数据输入0~9999 9999 编写人: 黄道斌 编写日期: 2006/07/13 -------------------------------------*/-//led.v /*------------------------------------- LED Display Module : led (CLK, AF, ADDR. DATA) function : to show : 8 LED parameters : CLK : So Wonderful clock input, Suggest 1kHz AF : digital tube output, a ~ h ADDR : digital control options from the median, 0 ~ 2 DATA : data show that the importation of 0 ~ 9999 9999 prepared : Huang Daobin preparation date : 2006/07/13-------------------------------------*/
    2022-06-03 00:26:09下载
    积分:1
  • SPI接口的实现以及对外设的读写操作,其中包扩了几种工作方式,同时可以读取外设的版本号,传输速率可以达到2Mbps...
    SPI接口的实现以及对外设的读写操作,其中包扩了几种工作方式,同时可以读取外设的版本号,传输速率可以达到2Mbps-SPI interface implementation, as well as read and write operations on the peripheral, which extended several work packages at the same time can read the version number of peripherals, transfer rate up to 2Mbps
    2023-01-21 19:35:04下载
    积分:1
  • Verilog ADPLL文件和testbench。V
    verilog ADPLL file with testbench.v
    2022-02-25 04:56:13下载
    积分:1
  • Turbo编码器
    第 2 章LUT-日志-BCJRARCHITECTUREConventionalLUT-日志-BCJR 体系结构的能量消耗不通过简单 reducingtheir 时钟频率和吞吐量大大减少。这促使我们新型建筑便开始步入 ACS 基础电路系统是专门为了在具有最少的硬件复杂度,因此较低的能耗。< 跨度 style="font-size:12.0pt;line-height:150%;font-family:""> 我们验证我们的体系结构的前提下的 LTE turbo 译码,并表明它具有订单 ofmagnitude 更低的芯片面积,因此节能降耗的 state-of-the-artLUT-Log-BCJR 实现了 71%。我们的方法与先进的马克斯-日志-BCJRimplementations 相比,便于整体能耗的在 58 米以上的传输范围减少了 10%。
    2022-07-17 01:46:12下载
    积分:1
  • hssdrc IP核的可配置的通用SDRAM控制器的自适应银行…
    HSSDRC IP core is the configurable universal SDRAM controller with adaptive bank control and adaptive command pipeline. HSSDRC IP core and IP core testbench has been written on SystemVerilog and has been tested in Modelsim. HSSDRC IP core is licensed under MIT License
    2022-09-20 22:10:03下载
    积分:1
  • package_control-master
    说明:  从github下载的,能够参考设计AXI4的协议接口(AXI4 Verilog template)
    2019-03-30 16:14:05下载
    积分:1
  • project_1
    说明:  简单的一个Verilog小程序,适合刚接触的人群(A simple Verilog small program, suitable for people just contact)
    2020-06-16 22:20:01下载
    积分:1
  • FPGA加密的方法,对于那些需要加密自己的vhdl源代码的人来说,很有用...
    FPGA加密的方法,对于那些需要加密自己的vhdl源代码的人来说,很有用-FPGA encryption methods for those who need to encrypt their VHDL source code in a way, very useful
    2022-11-20 11:40:03下载
    积分:1
  • Asqare
    用fpga实现的连连看游戏,功能还不完善,不过可以借鉴。(Realize with FPGA Lianliankan game, function is not perfect, but can be used for reference.)
    2012-08-27 18:39:59下载
    积分:1
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