VHDL产生时钟50分频程序，供初学者参考

一个完整的设计DE2_project,希望对大家有所帮助，谢谢ok-A complete design DE2_project, everyone would like to be helpful, thank you ok

本练习的目的是检查加法、减法和乘法运算电路。每个

本源代码是RS（31,19）编码器的顶端实现程序和测试程序，此程序可以验证编码器工作与否。此代码，已在ModelSim验证通过。并附上测试时所产生的结果图像。(Source code is RS (31,19) encoder to achieve the top programs and testing procedures, this program can verify the encoder to work or not. This code has been verified in ModelSim. Together with the result when the test images.)

Modified rom based logic

LDPC的编码模块和解码模块，实现802-3an协议的编码(The module of LDPC to implement the coding of the 802-3an protocol)

应用背景算术逻辑单元程序为4。执行右移，左移，multiplication.addition和分工，subtraction.no数学符号的使用。ALU具有多种输入和输出的网，这是共同的电气连接，用于传输数字信号之间的逻辑和外部电路。当一个ALU操作，外部电路将信号输入的ALU，响应的，ALU产生和传递信号到外部电路通过输出。关键技术算术运算添加：一个和乙的总和，并出现在。加随身携带：一、乙方及随身携带，并将之以。减：从一个（或反之亦然）中减去，并且在不同的情况下出现开展。对于这个功能，进行有效的“借”指示器。此操作也可用于比较的大小的一个在这种情况下，输出可以被处理器忽略，这是唯一感兴趣的状态位（特别是零和消极的），结果从操作。减去与借用：从一个（或反之亦然）与借用（进行）和差异出现在和进行（借用）。两者的补充（否定）：一个（或一个）是从零开始，并且在Y的差异出现。增量：一个（或乙）增加了一个和由此产生的值出现在Y。递减：一个（或乙）是由一个和由此产生的值出现在Y。通过：所有的一个（或乙）位出现未修改的。此操作通常用于确定操作数的奇偶性或者它是否为零或负。

altera公司飓风四代芯片，LCD屏幕彩条显示，有效实现行、场扫描。练习FPGA驱动VGA或LCD显示的入门程序(Altera hurricane four generation chip, LCD screen color display, the effective realization of line and field scanning.Practice FPGA to drive VGA or LCD display)

说明：  ZEDBOARD的管脚分配图和约束文件，包括PCB图和xdc文件(Pin assignment of ZEDBOARD)

本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控 //制器，10个bit是1位起始位，8个数据位，1个结束 //位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实 //现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是 //9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间 //划分为8个时隙以使通信同步. //程序的工作过程是：串口处于全双工工作状态，按动key1，FPGA向PC发送“21 EDA" //字符串（串口调试工具设成按ASCII码接受方式）；PC可随时向FPGA发送0-F的十六进制 //数据，FPGA接受后显示在7段数码管上。 //视频教程适合我们21EDA电子的所有学习板(this is a base vhdl for uart progarm.)

Traffice LED Controller base on FSM 1. for crossroad, each road with 3 led: green, red, yellow. 2. only use one counter.