全加器结构描述是从设计实体的内部结构对结构体进行描述的，并给出该实体所包含的模块或元件的相互连接关系...

这个程序是 用于两个浮点数字加法器使用 VHDL 语言。

用verilog写的很好的cpu core-using Verilog write a good cpu core

一个可以综合的Verilog 写的FIFO存储器 内附文档说明-a comprehensive Verilog can write FIFO memory attached document shows

fault minimization using genetic algorithm

SVPWM脉冲的产生。

这是我做UART时候做的一个发送器的源码，希望对大家有用。-This is what I did do a UART transmitter when the source and hope for all of us.

非常有用的IP核资源，里面包含了JTAG,MEMORY,PCI，SDRAM和USB1.1等内容，期望对大家有用-A very useful IP core resources, which includes the JTAG, MEMORY, PCI, SDRAM, and USB1.1 and other content, expectations for all of us

modelsim下的60进制计数器源码和测试激励文件(modelsim M counter 60 under the source file and test incentives)

这是由阿龙利开发的程序，以控制ADC08D1000模拟 - 数字设备中的FPGA，赛灵思的Virtex-4 SX35 FPGA此处应用，DCM的用于控制FPGA中的时钟路径，所述时钟源是AD9517该PLC控制的FPGA中的串行端口

测量周期,此程序已经在EP2C板子上成功实现(mesure cycle)