串并转换与并串转换的Verilog实现

ArcEngine中的ILegend和ILegendItem使用起来总觉得不让人满意，特别是AdjustColumns和Item。因此把PageLayout的图例想象成很多Element的组合，基于IElement重新实现了图例类。图例类的类图可以参考附件中的图例绘制.bmp。另外，附件中有示例程序，示例mxd，还有源码。

基2 8点fft,verilog语言，可以用verdi直接查看基本的fft结果，使用modelsim仿真

该程序用最小二乘法实现倾斜校正，校正效果好，程序简单易懂

机器学习LR分类器算法的Python实现，博文参考http://blog.csdn.net/suipingsp/article/details/41822313

这是关于fastslam的比较好的一篇文章，相信没有比这个再经典的了

IRIS数据集，包括三个文本文件和一个EXCEL表格，主要用于验证构建的神经网络的有效性，具体代码https://blog.csdn.net/ckzhb/article/details/60571769

1MW太阳能光伏发电站。

STM32F103C8T6驱动IIC串口OLED屏，DHT11温湿度显示，SPI FLASH字库，NTC温度检测，ADC电池电压检测

【实例简介】本系统以全桥逆变电路为功率变换核心，采用准同期并列方式通过对电网电压检测实现并网，利用数字式闭环反馈调节方式实现对并网输出功率的调节。数字电路采用单片机和FPGA结合的方式，实现对各路电参数的实时监测和反馈控制，并为并网动作和过流保护动作提供控制。系统强电与弱电相互隔离，输出电压稳定，电流THD小于5%，功率因数高达98%，效率可达到85%以上。

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