一个霹雳灯的Verilog源程序，用PWM原理实现，产生了LED灯的渐弱效果...

EDA中常用模块VHDL程序，不同时基的计数器由同一个外部是中输入时必备的分频函数。分频器FENPIN1/2/3(50分频=1HZ，25分频=2HZ，10分频=5HZ。稍微改变程序即可实现)-EDA VHDL modules commonly used procedure, the time- with a counter by the external input is required when the sub-frequency functions. Frequency Divider FENPIN1/2/3 (50 1HZ frequency = 25 = 2HZ-frequency, frequency = 10 points Stripper. A slight change in procedure can be realized)

基于FPGA的TLC2543控制器,采用状态进行控制ADC进行转换(The TLC2543 controller based on FPGA, using state control of ADC conversion)

说明：  使用FPGA的FIFO，状态机，乒乓操作等实现了异步UART。(The use of FPGA-FIFO, state machine, ping-pong operation to achieve the asynchronous UART.)

本文件是作为超大规模集成电路设计实验室课程（EC354）一部分进行的为期一学期的项目报告。我们的项目是一个4位8点FFT（快速傅立叶变换）核心的完全定制设计。实现的FFT类型是DIF（时间抽取）FFT。

Farrow 滤波器设计经典文章，作者是：FM.Gardner，farrow滤波器设计的始祖，经典值得推荐！（两篇文章）(Farrow filter design classic article, the author is: FM.Gardner, farrow filter design ancestor, classic worth recommending! (Two articles))

the basic system of nexys3(soft core)

EP2C5T144 驱动 LCD1602液晶(LCD1602 LCD driver EP2C5T144)

说明：  数字钟通过verilog实现，并且支持Modelsim仿真，通过实验验证(The digital clock is implemented by Verilog and supports Modelsim simulation)

采用VHDL语言编写，此题为全国大学生电子设计竞赛题目，产生一个伪随机信号，并用时钟提取模块提取时钟，最终能在示波器上获得眼图，验证实验结果。此程序已经经过本人亲自验证，完全可用，可用于电赛培训之中。

LDPC码的消息节点（Bitnode）消息更新过程的VHDL语言实现-LDPC code of the message node (Bitnode) news update process of the VHDL language