EDA VHDL modules commonly used procedure, the time

说明：  FPGA核心板EP4CE10F17C8电路原理图(Circuit schematic diagram of EP4CE10F17C8 core board of FPGA)

system c 是在C环境下的硬件描述语言,比VHDL 等语言具有更强的抽象能力,内有system C的开发支持库和一些VC下的开发例程-system in the C environment hardware description language, than languages such as VHDL is more abstract, C within a system to support the development of the VC and some routines under development

7段数码显示译码器设计7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是二进制的，所以输出表达都是十六进制的，为了满足十六进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例子作为七段译码器，输出信号LED7S的7位分别接数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。-7 digital display decoder design 7 Digital is pure combinational circuits, usually of small-scale dedicated IC, such as 74 or 4000 Series devices can only be used to decimal BCD decoder, but digital systems in the data processing and computing are binary, so the output expression are hexadecimal, and hexadecimal number in order to meet the needs of the decoding shows that the most convenient way is to use decoding process in FPGA/CPLD in to achieve. Seven-Segment decoder as an example, the output signal of the seven were LED7S access digital pipe 7 above, high in the left, low in the right. For example, when LED7S output as

Verilog HDL for Half Adder, Full Subtractor, Half Subtractor and 2x4 decoder.

C源碼16C550 串口驅動，使用中斷收送RS232資料(16C550 UART Driver)

基于FPGA，利用VHDL语言对小车循迹进行设计。(Car tracking)

应用背景与转置结构的FIR滤波器的设计基于延迟元件作为D触发器单元。加法器乘法器和延迟元件设计中扮演着重要的角色。它完全建成4抽头的FIR滤波器的设计与常规设计。在 ；信号处理，一个 ；有限脉冲响应（FIR） ；过滤器是一种过滤器 ； ；脉冲响应的 ； ；（或响应任何有限长度的输入）是有限 ； ；时间，因为它解决了在有限的时间内为零。这是在对比 ；无限脉冲响应（IIR）滤波器 ；，其中可能有内部反馈和可能继续无限期地回应（通常衰减）。关键技术它将实现在Xilinx ISE Design Suite 14版合成。 ；

本程序主要是实现xinlinx fpga与dsp之间的双工通信(This program is to achieve duplex communication between xilinx fpga and dsp)

以太网的FPGA程序实现以太网的FPGA程序实现以太网的FPGA程序实现(enternet verilog fpga)

液晶的控制，有VHDL语言实现-lcd control