海力士公司8M字节的SDR SDRAM实现Verilog仿真语言。

pll(phase locked loop) is used to fix the circuit to particular frequency

基于Verilog的图像采集、处理和存储程序，初学者参考，高手绕道。(Verilog-based image acquisition, processing and storage procedures, beginners reference, master bypass.)

8051核的vhdl原代码。-8051 core VHDL source code.

SPI经典ip核 可以直接用于工程的开发和利用-err

a sequence generator

直流电机控制器，属于精品vhdl源码，可在eda仿真工具上仿真实现-DC motor controller is excellent VHDL source code can be sown in simulation tools Simulation

vhdl code for cyclic cfft control

1、固定红色显示一个汉字或图形，显示亮度4 级可调，用一个btn 按钮实现亮度调节，亮度变化视觉效果要尽量明显。2、用从红到绿 8 级渐变色显示一个固定汉字或图形。3、分别用单字循环显示、左右滚动显示、上下滚动显示三种显示方式单色显示四个汉字或图形，显示过程中，显示方式用一个btn 按键进行切换。4、显示的图形或汉字要尽量饱满美观。

LabVIEW FPGA SPI implementation

8051IP 核源代码-8051IP nuclear source code