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用VHDL 编写的一个16位的cpu 设计方案,可以执行8条指令。

于 2023-07-06 发布 文件大小:2.01 MB
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代码说明:

用VHDL 编写的一个16位的cpu 设计方案,可以执行8条指令。-use VHDL to prepare a 16 cpu design of the program, the implementation of eight instructions.

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  • 123.rar
    請設計一個8位元移位暫存器,規格如下: 當控制線S1,S2輸入為00時,平行載入; 當控制線S1,S2輸入為01時,在一時脈內向右shift 1位元; 當控制線S1,S2輸入為10時,在一時脈內向右shift 2位元; 當控制線S1,S2輸入為11時,在一時脈內向右shift 3位元 (Serial Adder)
    2009-12-08 00:02:56下载
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  • LCD12864
    verilog lcd2864 适合初学者(verilog lcd2864 )
    2013-10-15 18:57:45下载
    积分:1
  • 11阶滤波器的verilog编程语言,可很好的实现滤波功能。
    11阶滤波器的verilog编程语言,可很好的实现滤波功能。-11-order filter verilog programming language, can achieve very good filtering.
    2023-01-07 03:40:03下载
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  • verilog-digital-system-design-
    verilog数字系统设计,一本很好的verilog学习的书籍,很适合初学者(verilog digital system design, a good verilog learning books, it is suitable for beginners)
    2021-01-10 20:28:50下载
    积分:1
  • control_s
    数控机床 多轴插补原理积分算法,实现s曲线加减速原理(Numerical control machine tool multi axis interpolation principle, integration algorithm, to achieve the S curve acceleration and deceleration principle)
    2021-05-07 09:58:36下载
    积分:1
  • BT1120转GTX详细设计方案
    说明:  bt1120设计方案,描述了具体的方案设计以及整体的架构设计(Bt1120 design scheme, describes the specific scheme design and the overall architectural design)
    2020-06-25 05:40:02下载
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  • 8_LigWater
    FPGA,VHDL语言 :分频1S 8位流水灯,适用于所有FPGA芯片,VHDL源程序!!(FPGA, VHDL language: divide-1S 8 light water, and apply to all FPGA chip, VHDL source code! !)
    2012-10-02 11:25:50下载
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  • sobel
    Verilog代码实现Sobel算子,包括整个工程,仿真也有。。仿真表明该程序能实现Sobel 算子硬件实现(Verilog,Sobel Operator)
    2011-05-10 21:11:21下载
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  • DCM_SP
    数字时钟管理器,xilinx公司开发板集成时钟,实现分频、倍频等功能。(Digital clock managers, xilinx development board integrated clock divider, multiplier, and other functions.)
    2021-02-19 09:59:44下载
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  • uart766
    ---实现的部分VHDL 程序如下。   --- elsif clk1x event and clk1x = 1 then ---if std_logic_vector(length_no) >= “0001” and std_logic_vector(length_no) <= “1001” then -----数据帧数据由接收串行数据端移位入接收移位寄存器---rsr(0) <= rxda --- rsr(7 downto 1) <= rsr(6 downto 0) --- parity <= parity xor rsr(7) --- elsif std_logic_vector(length_no) = “1010” then --- rbr <= rsr --接收移位寄存器数据进入接收缓冲器--- ...... --- end if(--- achieve some VHDL procedure is as follows.--- Elsif clk1x event and then a clk1x = s--- if td_logic_vector (length_no))
    2007-06-02 12:44:31下载
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