NOC 模拟器

adc0809 转换，verilog代码(adc0809 conversion, verilog code)

说明：  这是32位移位寄存器，是用verilog编写的，能够实现从1到31位的左或右的移位(This is a 32-bit shift register, is prepared verilog, can be realized from the 1-31 shift left or right)

此代码是由FPGA产生SPWM波的代码，简单易懂(use FPGA to generate SPWM)

用FPGA开发板的按键作为电子表的时间初值设置控制信号，数码管当前时间值输出。用按键选择分别输出：分、秒、1/10秒。(With FPGA development board button, as the time value of the electronic table, set the control signal, digital tube current time value output. Select output by buttons: minutes, seconds, and 1/10 seconds.)

应用背景在工业控制和信息通信中，i2c、usb、mac等通信技术是很频繁的通信手段，代码的好坏决定通信的是否良好，决定产品的性能。关键技术基于fpga、使用verilog语言、FPGA数字电子系统设计与开发实例导航的所有例程，包括mac、usb、i2c等，是很好的参考例子。

EGO1快速上手指南，适用于新手进行学习(EGO1 Quick Start Guide)

用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。 用于控制SRAM，16bit*1 M.  控制读取方向，严格按照时序图进行延迟设计，非常适合参考设计，用于其他相关开发。希望对大家有用。

VHDL implementation using mouse and monitor

卷积程序的Verilog程序，实现卷积功能(Convolution program Verilog program to achieve convolution function)

64 - 点基数8 FFT。  正向和反向FFT。  流水线型模式操作中，每个结果被输出在一个时钟周期内，从潜延迟  输入到输出等于163个时钟周期，同时装载/卸载的支持。  输入数据，输出数据，与系数宽度参数化的范围为8〜16。  两个和三个数据缓冲器被选中。   FFT的10位数据和系数宽度计算赛灵思FPGA XC4SX25-12在  250MHz的时钟周期，并在Xilinx FPGA的XC5SX25-12以300MHz的时钟周期，  分别。   FFT单元为10位的数据和系数，和2个数据缓冲器占用1513 CLB切片，4-  DSP48模块，并在Xilinx公司X2,5千比特的RAM  C4SX25 FPGA和700的CLB切片4DSP48E块，并在Xilinx公司XC5SX25 FPGA2,5千比特的RAM，数据缓冲器是  在