FPGA编程：基于Verilog实现的DDS波形发生器

设计一个秒表，系统时钟选择时钟模块的1KHz，由于计时时钟信号为100Hz，因此需要对系统时钟进行10分频才能得到，之所以选择1KHz的时钟是因为七段码管需要扫描显示，所以选择1KHz。另外为了控制方便，需要一个复位按键、启动计时按键和停止计时按键，按下复位键，系统复位，所有寄存器全部清零；按下开始键，秒表启动计时；按下停止键，秒表停止计时，并且七段码管显示当前计时时间，如果再次按下开始键，秒表继续计时，除非按下复位键，系统才能复位，显示全部为00－00－00。

这个项目给出FIFO.Since buscan连接于不同的数据速率操作的设备，先入先出（FIFO）存储器的需要，以适应useof在I2C在I2C。 WithFIFO存储器，一快速的设备可以与通过theFIFO缓冲非常慢的设备进行通信。在另一方面，如果快速和低设备连接togetherwithout缓冲器时，快速的设备将必须等待低设备finishtransfer或接收的数据;但通过使用缓冲液中，在快速设备将bekept忙于处理信息到缓冲区。这是writteninto内存中的数据首先是第一个TOBE读出。

可以用于学习的示波器读取显示存储简单处理软件~希望可以对各位有用，用Verilog语言编写而成的,顶层加各个模块的分析，都有，希望有用~~~~~~~~~~~~~~~~~~~~~~

GMSK的调制解调，理理想信道，画出其功率谱。 (GMSK modulation and demodulation, management ideal channel, to draw its power spectrum.)

基于fpga的uart串口通信协议，64位数据(Uart communication protocol based on fpga, 64-bit data)

完成GPS的IRIG_B码解码，已经模块化，并且有详细的中文注释(Completed the GPS IRIG_B of decoding modular, and there are detailed notes in Chinese)

xilinx设计指南书中源代码lab2，书中所附实验源代码

中山大学计组实验--单周期CPU设计，实现12条指令，基于xilinx ISE 14.4 测试通过

SDRAM驱动器，自己项目利用的，已经经过实际验证(sdram controller)

FPGA用于实现crc16编码的verlog源程序，用到的请下载。(FPGA is used to achieve the the crc16 the encoding of verlog source code used to download.)